在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 10055|回复: 27

[资料] Verilog后防时关于specify和延迟的权威资料

[复制链接]
发表于 2012-7-10 16:30:02 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
VlogTimingChecks.pdf (353.8 KB, 下载次数: 488 )
$hold $nochange  $period $recovery $recrem $removal $setup $setuphold $skew $width
VlogDelays.pdf (308 KB, 下载次数: 412 )
Interconnect Delays


❑ Default Interconnect Delays
❑ Interconnect Delays and -intermod_path
❑ Pulse Handling
❑ SDF Annotation of Interconnect Delays
❑ PLI Annotation of Interconnect Delays


    Module Path Delays


❑ Specify Blocks
❑ Describing Module Paths
❑ Establishing Full or Parallel Connection Paths
❑ Assigning Delays to Module Paths
❑ Selecting a Delay When Multiple Delays Are Specified for a Path
❑ Specify Properties for Module Path Delays
❑ Mixing Module Path Delays and Distributed Delays
❑ Strength Changes on Path Inputs
❑ Driving Wired Logic Outputs
❑ Simulating Path Outputs That Drive Other Path Outputs
❑ Enhancing Path Delay Accuracy
❑ SDF Annotation of Module Path Delays
发表于 2012-7-10 21:24:02 | 显示全部楼层
GOOD,3X
发表于 2012-7-10 22:04:33 | 显示全部楼层
咱也来学习下!
发表于 2012-7-11 14:32:05 | 显示全部楼层
直接说cadence的资料就行了
发表于 2013-2-27 13:15:00 | 显示全部楼层
这个是哪个版本的?
发表于 2013-2-28 23:18:18 | 显示全部楼层
咱也来学习下!
发表于 2013-3-2 11:01:50 | 显示全部楼层
学习下1! 前一段,搞后仿,感觉好多东西待学!
发表于 2014-5-6 18:01:15 | 显示全部楼层
好东西,谢谢楼主!
发表于 2014-5-6 21:13:52 | 显示全部楼层
来学习下!
发表于 2014-6-12 11:30:13 | 显示全部楼层
下载了学习,谢谢楼主。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-8 12:05 , Processed in 0.024164 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表