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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › pll不能锁定的问题
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楼主: 血徒

[求助] pll不能锁定的问题

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magicfire
发表于 2012-7-13 14:45:27 | 显示全部楼层
看样子好像是vco或者后面的buf div之类的没有量化出来
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hustanghu
发表于 2017-2-28 14:32:25 | 显示全部楼层
我测试时也出现这种波形，但是相位裕度不是只影响稳定时间，只要相位裕度为正，就不应该出现这种情况啊？测试时相位裕度为10度时也可以正常锁定，难道非要设置相位裕度为60度及以上吗
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