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waterman_w

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此论文是台湾国立清华大学的论文，其中摘要部分如下：

                                                  摘要   
近年來，多層式儲存 (Multi-Level Cell) 技術有效地增加了先進快閃記憶
體的儲存空間。但是MLC 技術同時伴隨了較窄的操作邊際，增加位元錯誤率 (Bit
Error Rate)。
當MLC 快閃記憶體的未更正位元錯誤更正率 (raw-BER) 急據增加，運用在
MLC 快閃記憶體上的傳統錯誤更正碼 (Error Correcting Code) 面臨嚴重的挑
戰。也就是說，為了提供更高的錯誤更正能力，以保持MLC 快閃記憶體的可靠性，
需要更多的同位元 (Parity Bit)。這大大增加了MLC 快閃記憶體的成本以存儲
大量增加的Parity Bit。因此，很多研究文章著眼於新的ECC 方法，以增加MLC
快閃記憶體的可靠性。
低密度奇偶校驗（LDPC）碼，已被廣泛運用在通訊上，尤於其優越的錯誤更
正能力，近年正贏得越來越多的注意。為了提高先進的MLC 快閃記憶體的可靠
性，本論文提出一個方法來構造LDPC ECC scheme 以應用在先進快閃記憶體上。
該貢獻包括：（1）不同raw-BERs MLC 快閃記憶體的模擬模型;（2）用來取得軟
訊息 (Soft Information) 的非均勻的讀取電壓方案;（3）奇偶校驗矩陣的建構
和其錯誤更正能力的評估，及（4）硬體架構設計上，考量了面積和時間的權衡。
實驗結果顯示，本論文提出的 (9180, 8364, 816) LDPC ECC scheme 的
codeword error rate (CER) 在raw-BER 為6.0E-03 的2-bit/cell MLC 快閃記
憶體上比使用了826 個Parity Bit 的 (9178, 8352, 59) BCH ECC scheme 好了
106 倍。本論文提出的LDPC CODEC 的編碼器/解碼器的面積為42.89k/313.48K
gate，而編碼/解碼所需的時間為10.66/16.32 微秒。本論文提出的LDPC CODEC
的面積和使用相同Parity Bit 數量的BCH CODEC 是相差不大的。而且，編碼和
解碼延遲時間可以滿足Open NAND Flash Interface (ONFI) 規範的吞吐量要求。
這表明了，由本論文提出來的流程所建構的LDPC 編解碼器是一個有效的錯
誤更正替代策略以應付面臨嚴重可靠性問題的先進快閃記憶體。只要給於快閃記
憶體的設計規範和錯誤分佈狀況，本論文提出的方法可適用於任一快閃記憶體。
未來我們的工作包括，評估新的校驗矩陣以增進錯誤更正性能，為了能更進
一步分析，需要建立硬體的仿真環境 (如，Error Floor 和新奇偶校驗矩陣的錯
誤更正性能測試)。
Abstract
In recent years, the technology of multi-level cell (MLC) shows the e ectiveness for increasing
storage capacity in advanced flash memories. However, using more levels in a cell also reduces
the operation margin and increases the bit error rate (BER). Traditional error correction
codes (ECC) used for advanced MLC memories face a serious problem caused by high raw-
BER. That is, in order to provide higher error-correction performance to keep the reliability
of the memory system, more number of parity bits are required. It greatly increases the
cost of flash memories to store the large number of parity bits. Hence, a lot of research
articles focus on new ECC schemes for improving the reliability of next generation of MLC
memories.
Low-density parity-check (LDPC) codes, which have been widely adopted in communi-
cation applications, are gaining more and more attention as the superior error correction
ability. To improve the reliability for advanced multilevel flash memories, this thesis pro-
poses a methodology to construct an LDPC ECC scheme for advanced flash memories. The
contribution includes (1) the simulation model of MLC flash for di erent raw-BERs; (2)
the novel non-uniformly read voltages scheme to estimate the soft information; (3) parity-
check and generator matrix construction and error correction performance evaluation, and
(4) hardware architecture design for the trade-o between area and latency.
The experiment results show that the codeword error rate (CER) of the proposed (9180,
8364, 816) LDPC ECC scheme is 106 times smaller than that of the (9178, 8352, 59) BCH
code using 826 parity bits when the raw-BER is 6.0E-03 in a 2-bit/cell MLC memory. The
encoder/decoder area of the proposed LDPC CODEC is 42.89K/313.48K gate, and the
encoding/decoding latency is 10.66/16.32 ?s, respectively. The area cost of the proposed
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