请教spectreverilog

guj1987 · 发表于 2012-2-28 19:44:02

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请问我用spectreverilog跑PLL的tran，模拟电路电压电流没问题，都在变化，但是数字电路输出接口，电压都是0，可能是数字电路没有跑，请问有人知道这是什么原因吗？

guj1987 · 发表于 2012-2-28 19:56:47

而且我的端口电压的信息都设置了，我以前搭的电路就能跑，这次verilog代码就不能跑

liuliu7812 · 发表于 2012-2-29 15:48:08

混合仿真其实不太稳定, 经常会出错
如果对使用funcional的模块已经作了输入输出电平转换特性的定义，
请试试看送给这个模块之前的所有信号作veriloga的buffer处理，

guj1987 · 发表于 2012-3-1 11:20:27

哦，谢谢，我试试

guj1987 · 发表于 2012-3-1 11:21:27

哦，好的，我试一试

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