cdl import 生成schematic

carolin · 发表于 2012-2-18 11:56:06

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做数字design，用synopsys的标准单元库，我将Standard cell的cdl import 到cadence，请教各位，这样做能生成晶体管级的schematic吗？产生schematic时，对话框中Parameter File要填什么？大家有这样做过吗？跪求高手赐教、、、、

blam · 发表于 2012-2-18 19:34:50

'VerilogIn' can do exactly what you want in cadence. You need to have a standard cell lib in cadence with the schematic and symbol. The names of standard cells need to match the cell names in your synthesized netlist.

liugaba · 发表于 2012-6-26 20:43:49

nb，顶

bbqlhq · 发表于 2012-6-27 01:17:23

试试EDIF OUT 再EDIF IN

fengbj · 发表于 2012-6-27 09:02:44

应该是可以的，选项也不多，参考manual试试就知道了，device map 要填好，无非是analogLib还是sample，取决于你的netlist是那种类型的，CDL spetcre不太一样，试试吧

zhou_charles · 发表于 2013-12-17 08:42:13

zhidao一点点内容了

zhou_charles · 发表于 2013-12-17 13:40:36

zhege没有多大用的！

ra3d · 发表于 2014-8-17 02:31:58

找到需要的东西了，谢谢！

fucka03 · 发表于 2018-12-31 11:01:42

路過，學習了。謝謝！

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