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[求助] 怎样提高pipeline adc的THD和SFDR

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发表于 2012-2-2 16:43:56 | 显示全部楼层 |阅读模式

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本帖最后由 reghit 于 2012-2-3 10:22 编辑

小弟最近在设计10bit 40MHz的pipeline adc,仿真发现SFDR和THD比datasheet上的要求差一些,但是不太清楚,怎样去修改电路以达到要求的性能,请各位大侠指点。谢谢啦。

一般要尝试着改善哪里的性能?

补充一下:我想问的是,我怎样去寻找哪些地方会影响到THD和SFDR,怎样一步步排除?
比如说,sample and hold这个block,我要做哪些仿真验证,来证明这个block是满足了整体的动态特性要求?
在比如说,MDAC和subADC这里,我又要做怎么样的仿真来确保满足动态特性?

我比较迷茫,请路过的各位大侠不吝赐教,指教小弟一两点!不甚感激!
发表于 2012-2-2 21:23:32 | 显示全部楼层
这样的如果有人能回答简直是神奇了
发表于 2012-2-3 08:59:38 | 显示全部楼层
问题很广,最简单的办法是加上digital calibration吧。
 楼主| 发表于 2012-2-3 09:59:10 | 显示全部楼层
回复 2# hezudao


    小弟也是初来乍到,菜鸟一个,见笑了,我现在就是做完了瞬态仿真,10bit的数字输出正确,之后做动态特性仿真,nyquist频率的sinewave input signal,做的1024点的fft分析,时钟频率40MHz,我的正弦波输入信号频率是19.9609375MHz,仿真结果显示,THD和SFDR比指标稍差一些,我现在想要改善一下这两个指标,但是不知道从哪里改进,试图改变一下采样保持电路中的开关尺寸,发现基本没什么影响。
 楼主| 发表于 2012-2-3 10:20:37 | 显示全部楼层
回复 3# Jeecoun


   谢谢你的回复, 如果不加digital calibration,还有哪些措施可以改善,不想再增加电路了。
发表于 2012-2-4 10:12:15 | 显示全部楼层
把第一级放大器的gain和frequency加大些试试?我不是很清楚了。另外,比较器的offset也会有影响。
发表于 2012-2-4 16:05:54 | 显示全部楼层




说的太含糊了,你说的datasheet是什么?有reference design?
没法判断,只能猜测了
正常情况下,simualtion 时候不会有noise的因素,只会有harmonic
如果是harmonic,就看看headroom和settling
如果有spur,就仔细检查一下clk phase timing
发表于 2012-2-4 16:15:56 | 显示全部楼层
要看你每一级是否满足指标
发表于 2012-2-4 21:00:41 | 显示全部楼层
楼主能否将FFT运算得到的频谱图贴上来?
 楼主| 发表于 2012-2-6 08:51:37 | 显示全部楼层


要看你每一级是否满足指标
vopor 发表于 2012-2-4 16:15




    我对每一级的仿真只进行了settling的仿真,就是在adc的输入给两个直流电平,正输入2.5V,负输入0.5V,差分输入为2V,然后看每一级的余量输出是否满足精度要求,其他的针对每一级还可以做哪些验证吗?针对每一级也可以做fft分析吗?请赐教,谢谢
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