诚心请教各位大牛关于用cadence仿PLL整体噪声的资料或过程~~

Sean8152 · 发表于 2011-8-8 20:25:28

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小弟最近在仿个2.4G的PLL，能锁定，现在需要仿整个PLL的相位噪声~
看了一些帖子和资料之后，以下是小弟不明白的地方。请大牛们指教：
1、用PSS+PNOISE 仿每个模块的noise，其中在PFD+CP加理想电压源仿电流噪声，但是这个理想电压源电压应该怎么给，是锁定时的电压吗？
2、用PSS的时候，每个模块PSS分析的beat frequency应该怎么设定，例如我的参考频率是8M，我的PFD+CP模块的beat frequency应该设置8M吗，还是设置2.4G？LP和divider呢？
3、仿LP的时候，说仿的是电压noise，这个输出应该加什么，需要给输入吗？如果需要的话怎么给呢？
4、如何仿出PLL的输出频谱？

希望各位大牛帮忙解释一下~小弟不胜感激~也可加Q：544080257~

Sean8152 · 发表于 2011-8-9 15:44:49

自己顶！！

wlb645858329 · 发表于 2011-12-15 21:54:16

回复 1# Sean8152

最近我刚开始仿真pll的相噪，请问你现在知道pll的输出频谱应该怎么仿了吗？
如果知道的话，希望不吝赐教谢谢

[求助] 诚心请教各位大牛关于用cadence仿PLL整体噪声的资料或过程~~

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