在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
芯片精品文章合集(500篇!) 创芯人才网--重磅上线啦!
查看: 5116|回复: 2

[原创] 用Xilinx的AccelDSP工具设计流程跑到Implement步骤时序错误,跪求过来人解答

[复制链接]
发表于 2011-4-7 10:41:09 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 cjsb37 于 2013-4-29 09:00 编辑

小弟刚开始学用AccelDSP工具跑DSP设计的流程,做的实验在跑到综合后,轮到实现Implement步骤时报错,错误如下:
Running delay-based LUT packing...
#ERRORack:1653 - At least one timing constraint is impossible to meet because
#   component delays alone exceed the constraint. A timing constraint summary
#   below shows the failing constraints (preceded with an Asterisk (*)). Please
#   use the Timing Analyzer (GUI) or TRCE (command line) with the Mapped NCD and
#   PCF files to identify which constraints and paths are failing because of the
#   component delays alone. If the failing path(s) is mapped to Xilinx components
#   as expected, consider relaxing the constraint. If it is not mapped to
#   components as expected, re-evaluate your HDL and how synthesis is optimizing
#   the path. To allow the tools to bypass this error, set the environment
#   variable XIL_TIMING_ALLOW_IMPOSSIBLE to 1.
#
#
#   For more information about the Timing Analyzer, consult the Xilinx Timing
#   Analyzer Reference manual; for more information on TRCE, consult the Xilinx
#   Development System Reference Guide "TRACE" chapter.
#
它说是时序有一处错误,需要用Timing Analyzer分析,但是我找不到这个工具,请问遇到这种问题应该如何定位错误源,怎么分析!!!
另外,我看的是Xilinx ISE Design Suite 10.X FPGA开发指南 DSP 、嵌入式与高速传输篇这本教材,上面讲到用AccelDSP跑流程给我的感觉是在工具界面按它给的流程点按钮,从验证浮点程序到Implement,最后还有验证门级网表,请问这些跑完如何才能产生下载到Xilinx开发板上的bitstream!!!
非常感谢






发表于 2011-7-15 13:16:54 | 显示全部楼层
我也想学,难吗?
发表于 2015-7-30 09:37:03 | 显示全部楼层
这个AccelDSP工具到了ISE高级版本,是不是就没了?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 19:45 , Processed in 0.018447 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表