寻IC设计潜在创业者

ruixi · 发表于 2011-4-13 12:46:01

本帖最后由 ruixi 于 2011-7-6 21:56 编辑

想法很好。

showtime2303 · 发表于 2011-4-13 19:59:57

bucuo @!!!!!!!!!!!!!!!!!!!!!111

mabill · 发表于 2011-4-13 23:31:51

回复 85# cjpsky
一般大家都是是这么看的，个人认为关键是要对基础的东西懂，只要基本的东西懂了，做什么东西都很容易上手，要做什么就是看看相关饿稳定，资料而已。一直在学习IC相关的东西，现在马上四年了，现在在中科院读研，空闲时间还充沛，周围高人多的是，具体的问题可以招人咨询

mabill · 发表于 2011-4-13 23:52:08

回复 30# hover99

目前在一家外资企业做验证，各种EDA工具很齐全，不知道怎么着手去学习学习，请你指教！！

hover99 · 发表于 2011-4-14 15:22:46

回复 hover99

目前在一家外资企业做验证，各种EDA工具很齐全，不知道怎么着手去学习学习，请你指 ...
mabill 发表于 2011-4-13 23:52

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最好是跟着项目作，尽可能使用VMM/OVM。如果没有项目，可以看看VMM/OVM的源代码，有利于深入学习SV。
不仅仅是验证，没事的时候去看工具的user guide是很涨知识的。
在什么公司做验证很重要，有些大公司或者有自己一套验证方法学或者验证环境非常陈旧或者是非常完善，都不利于对验证的掌握。刚刚面试了一个人，在顶级fabless做了3年验证，但是只会用verilog和C，sv基本上不懂，更谈不上VMM/OVM，再去找工作就比较难了。

cjpsky · 发表于 2011-4-14 17:43:45

回复 cjpsky
一般大家都是是这么看的，个人认为关键是要对基础的东西懂，只要基本的东西懂了，做什么东西 ...
mabill 发表于 2011-4-13 23:31

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没错，基础的东西很重要!基础的东西有了，就要在实践中提高了。
在哪个中科院？上海的？

cjpsky · 发表于 2011-4-14 17:51:57

最好是跟着项目作，尽可能使用VMM/OVM。如果没有项目，可以看看VMM/OVM的源代码，有利于深入学习 ...
hover99 发表于 2011-4-14 15:22

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学习了，你觉得验证用SC或SV有什么本质区别么？还是大同小异？如果用SC，有没有相应的开放的类库可以用的？

模头 · 发表于 2011-4-15 10:25:57

可靠吗？本人是模拟消费类电子界的牛人，可以讨论讨论。

hover99 · 发表于 2011-4-15 10:33:34

SystemC优势是可以和软件无缝链接，软硬件协同验证很有优势。劣势就是没有EDA公司大力支持，最终没有流行起来。SystemC的本意还是算法工程师用C++对硬件建模。SystemC本身就是C++的类库。
如果说SystemC是C++语言加上时序信息的自上向下的发展，那么SystemVerilog就是verilog加上面向对象的语法的自下向上的发展。不过SystemC本来就是C++语言而SystemVerilog是一种全新的语言。SystemVerilog本身就是为了验证而推出来的（对硬件建模和verilog没有本质区别），几家EDA公司都是全力支持，而且专门对验证作了优化。从验证角度看，在VMM推出之前SystemC有过一段时间的流行。现在，除非是历史积累，已经很少用SystemC了。

cjpsky · 发表于 2011-4-15 12:27:17

嗯，学习了！
我们现在用SC多一些，主要也是历史的原因。
因为我们要验证的东西规模也不大，也没必要用类似VMM的类库。
给你发的站内短信看到了没？

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