求教宽带宽运放的几个问题

superspy007

本人最近在设计一个要求大约为带宽1G以上，增益80db，功耗小于2mA（电源3v）的运放，负载0.5p。我是按照经典的全差分折叠式共源共栅结构设计的，目前正在优化中，但是有这么几个问题不理解，求教各位达人：

第一，是带宽的问题，一个单级的运放的带宽应该等于gm/CL，由于负载cl是固定的，所以如果说要提高带宽，只能从gm去下手，简单的说就是只能靠提高输入差分对的w/l和Id来实现，但是设计中会明显感到电流和w/l的调节只在一定范围内有效，也就是说理论上上讲，当宽长比增加2倍时带宽应该增加1.414倍，但是实际调节中为何远远达不到这样的效果。
第二是关于相位裕度的问题，当这个运放的带宽在接近1G的时候，次级点也就是折叠点处的极点开始影响相频曲线，我采取的办法是调节偏置，让折叠处那几个管子的尺寸尽量小，这样减小电容，以提高极点的位置。不知还有没有其他的解决此处相位裕度的问题。
另外大家觉得有什么其他结构更适合这个电路，都知会一声哈，多谢啦

diligent_wzh

小弟大二，超前补偿？

zhongbo1127

你加大电流或者通过改变输入管尺寸的时候，你要确定你的所有管子都在饱和区，你所说的条件才成立。
另外，在cascade电流源到输出加一个小的电容，可以改善相位余度。或者共栅管到输出之间加一个电阻也 可以。
你的工艺条件是？

zhongbo1127

你加大电流或者通过改变输入管尺寸的时候，你要确定你的所有管子都在饱和区，你所说的条件才成立。
另外，在cascade电流源到输出加一个小的电容，可以改善相位余度。或者共栅管到输出之间加一个电阻也 可以。
你的工艺条件是？

superspy007

.11的工艺，现在基本解决了。不过还是谢谢，我回头再尝试下你说的办法

eescan

“带宽1G以上”指的是GBW吧。经验：前仿时0.5u工艺看到GBW>800MHz的结果属于正常。

xi8meng

如果你的电路中带宽是最重要的，而且输出摆幅并不是重要，输入输出不会短接，那么你可以采用套桶式结构，因为该结构的次极点要比折叠式的高，并且套桶式的功耗更低，噪声特性也要好的多。不知你的电路是否已经加入了共模反馈回路，如果考虑共模反馈回路引入的其他极点，GBW要达到1G以上，估计还是比较困难的。
至于你的问题，前面有人已经说了，在调节参数的时候你要充分考虑引起的其他变化。
3楼中提到的加入电容或电阻应该会导致带宽的下降，而且只有把当次极点降到足够低的时候才能提高相位裕度。

lvbenqiang123

回复 6# eescan


   我想问下你，0。5um工艺能做到800MHz以上吗？  我现在0.35um CMOS工艺想做到500MHz都很苦难啊 。只能到300M多。请问你是用的什么结构呢？

L豆芽

回复 5# superspy007

这么多年过去了，请问怎么解决的