MLC/TLC NAND flash 40-bit 60-bit BCH ECC 逻辑设计

s_ki1001 · 发表于 2011-2-24 19:10:28

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本团队具有多年NAND flash controller设计研发经验，对于超多纠错bit ECC有成熟算法。
该算法特点,
1. 并行编码，并行度可配置
2. 并行译码，并行度可配置
3. 译码与纠错可同时进行
4. 根据纠错的延时要求，可选择使用1、2或3个伽罗华域乘法器的结构
5. 并行查找错误位置，并行度可配置
6. 数据块大小可选择512B/1024B
7. 算法优化皆有团队自行完成，无版权问题
对于有兴趣的公司或者个人可以提供免费咨询。
有意者请加QQ 1761935602

leb871010 · 发表于 2011-2-25 10:33:48

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s_ki1001 · 发表于 2011-2-25 22:37:34

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leb871010 发表于 2011-2-25 10:33

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我们提供免费咨询。

s_ki1001 · 发表于 2011-3-17 20:20:36

回复 1# s_ki1001
按照Samsung和Hynix的road map，估计很快就要100bit ECC了。

girlb · 发表于 2011-4-6 12:14:47

thanks very

qiantianyiqian · 发表于 2011-4-13 10:53:19

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s_ki1001 · 发表于 2011-5-6 19:18:10

顶上！

s_ki1001 · 发表于 2011-7-9 23:38:31

顶起，希望有需要的同学能看到，我们提供免费咨询

xiaocanmeng · 发表于 2011-7-21 21:45:19

你所说的可配置编解码，是指设计的电路在工作的时候可任意配置并行度吗？
还是指设计时并行度可配置，但实现的电路只有一种并行度？

s_ki1001 · 发表于 2011-7-24 17:49:44

回复 9# xiaocanmeng

是指后一种，我们有一种套完整的脚本，可以去任意配置并行度，并自动生成测试向量。

[原创] MLC/TLC NAND flash 40-bit 60-bit BCH ECC 逻辑设计

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