pipeline ADC仿真问题

wangjinxiong · 发表于 2010-11-9 11:39:40

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兄弟最近在做pipeline ADC设计，以前倒是也做过这个方面的但是没遇到这次的问题，求助版上的大虾们了。我的OTA：Av>130dB, GBW满足设计要求并流出了较大的裕度。
设计14位的pipeline ADC，采样SHA的输出信号，SFDR>118dB，说明我的OTA是可以满足性能的。
但是在SHA后面接上第一级级电路后，发现第一级级电路的输出信号Vmdac与SHA的输出信号Vsha的2倍/2倍+VFS/2倍-VFS的误差电压相当大，有的甚至达到了mV量级，以前在实验室做相关设计的时候并没有碰到过这种情况，不知道您在设计遇到没遇到这种情况，可能的问题是什么呢？
麻烦各位大虾了~~~~

zhangfuquan · 发表于 2010-11-10 11:47:43

14bit...哪个公司？这么牛，你vref怎么用?MDAC1 Sampling电容多大？clk多大？clk的对称性如何?TG对称性如何？尺寸如何？

fuyibin · 发表于 2010-11-10 16:30:16

兄弟最近在做pipeline ADC设计，以前倒是也做过这个方面的但是没遇到这次的问题，求助版上的大虾们了。我的 ...
wangjinxiong 发表于 2010-11-9 11:39

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14bit多快速度的ADC啊？采用什么结构选定了么？
是在学校还是在公司做啊?
这两者重点不同的哦

goodsilicon · 发表于 2010-11-10 16:31:21

国内学校的指标都很猛的。。。

fuyibin · 发表于 2010-11-10 16:42:01

国内学校的指标都很猛的。。。
goodsilicon 发表于 2010-11-10 16:31

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我知道有个申请国家核高基项目,2000万
14bit/125M的，观望一下

vdslafe · 发表于 2010-11-10 19:09:02

14b/125M 就能拿2000万，这钱也太好赚了

wangjinxiong · 发表于 2010-11-10 20:07:48

回复 2# zhangfuquan

vref是内部bandgap产生的，MDAC的电容式5.2pF，时钟1MHz
顺问，时钟的对称性很影响建立么？

wangjinxiong · 发表于 2010-11-10 20:09:58

回复 3# fuyibin

现在在单位做项目，是电力相关的芯片，速度要求不是很高，只需要几MHz吧。但是要求精度高些，我打算每级都采用1.5bit的。

vdslafe · 发表于 2010-11-10 22:14:06

几MHz 用sigma-delta 啊，为啥用pipeline?

wangjin0215 · 发表于 2010-11-10 22:39:05

电力测量一般用sigma-delta

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