个人认为最好的讲DDR时序分析的资料

maws · 发表于 2012-7-23 13:51:45

thanks for your sharing

zhangds · 发表于 2012-8-4 17:50:14

到处都可下到

Timme · 发表于 2012-8-4 20:08:16

这篇文章很老了，几年前做DDR的都看过。但是这里面的观点已经老了，用来做DDR2/DDR3肯定没好果子吃。

首先，它采取输出时钟加延时，而不是输出数据加延时的方式，使得命令口（A0-A12+、CAS、RAS、WE）时序变得和数据口一样紧了。命令口Toggle Rate至少比数据口低一半，没有ODT，信号完整性比数据口差，现在使得它们时序和命令口一样紧，不合理。

其次，DQS和CLK直接的相位关系要求，这里没有检查到。这个相位差主要收到PAD延时的OCV冲击，里面就算完美延时1/4周期也不能幸免。

最后，DDR中最难以实现的时序约束：对DQS_EN的约束没有体现出来。Write Postamble一般的要求是0.4~0.6Tck，如果DDR2-800的话就是正负250ps的延时要求，这个是全部时序中最紧的。Read Preamble也比较麻烦，虽然有0.9Tck但是从片外绕了一圈回来，OCV是个挑战。

说到底，这篇文章的作者应该没有自己写过DDR控制器并流过片，甚至连约束完跑个后仿看看波形都没做，就臆想一些方案来发Paper了。不过，在他那个DDR时代时序也比较容易达成，至少他这篇东西对DDR2/DDR3来说是完全不合时宜了。