Verilog_A 与Cadence 什么关系

whhit264209 · 发表于 2010-8-21 15:42:27

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请问Verilog_A 一般都是干什么用的？他是单独的一个软件还是在cadence里的一个控件？Cadence中如何用程序实现自动layout ? 请指教！！！谢谢！！！

cutezero · 发表于 2010-8-21 16:00:43

VerilogA一般是进行模拟IC行为级建模的语言，是Cadence里的一个控件。
Cadence实现自动布局布线可以用Virtuoso XL，但是需要你有相关的工艺文件支持。

junul · 发表于 2010-8-26 00:12:22

a=analog

yuanpin318 · 发表于 2010-9-16 19:59:32

kjhl kjkl jhiy

tsai2 · 发表于 2010-10-9 17:03:34

cadence can generate verilog a model

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