转一个学verilog很好的文章

wuxuangle

转一个学verilog很好的文章 1 T8 [, Q5 \3 r1 EFPGA设计网论坛 专业FPGA设计论坛规范很重要www.fpga-design.net) R! Z) o/ }2 j8 y# R$ k; d 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件FPGA设计网论坛 专业FPGA设计论坛( e% y6 H7 b/ _% G 还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的 ! Q1 W& }( [3 u( \( v话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，, y! Y5 y9 z& R9 k& | 更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如: Y$ T- {5 K3 U7 [ 果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用 * [) @. L1 O: R* G0 h+ s" v* N性。 2 c: ]7 q8 J0 z3 K   1 y$ N* w6 w- k# h' `; E/ y/ z* ]FPGA设计网论坛 专业FPGA设计论坛9 |2 D& B* d2 l) K7 r, S5 Q 在逻辑方面，我觉得比较重要的规范有这些： ; P6 k' H3 l4 `2 l8 F, `   1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过FPGA设计网论坛 专业FPGA设计论坛/ T2 I6 A  C' E8 x 后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对2 l. x! {6 i7 r9 ]$ t* } 要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。4 l1 v# {9 G8 C! w6 B# h1 `8 W, J. z   2.代码规范。FPGA设计网论坛 专业FPGA设计论坛+ a- h0 J* {6 @& @9 F# x; w   a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我 7 w/ M6 T4 {/ b+ z; y9 ?) w  i们可以这么写：& Y7 x' A, U" s" J: R- H         parameter  CLK_PERIOD = 30;FPGA设计网论坛 专业FPGA设计论坛8 z1 ]- R- f6 v7 D$ S         parameter  RST_MUL_TIME = 5;$ |1 m( _* r) p! W0 u+ P7 r) Z         parameter  RST_TIME = RST_MUL_TIME * CLK_PERIOD; 5 Y% r; y& U. `        ...1 r2 z' [5 H, P. l7 N4 {/ u9 D         rst_n = 1'b0; / i" c4 U- p4 ^" V9 A+ W        # RST_TIME rst_n = 1'b1; % ]: X; Y& ~9 [3 C. k& [        ..." P2 e: k1 s; O3 v         # CLK_PERIOD/2 clk <= ~clk; % d8 U+ P2 F0 r* @5 L3 {$ ]4 N    如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重) ~/ j! \$ q( j' x. t 新例化就行了，从而使得代码更加易于重用。 8 ^% j1 Y$ \  w( P8 `' W) Nwww.fpga-design.net  b.信号命名要规范化。/ i3 [7 t6 [) U, e! U/ F' @   1) 信号名一律小写，参数用大写。* A+ N* B* j: H( a   2) 对于低电平有效的信号结尾要用_n标记，如rst_n。 : q, s7 ]2 ?/ z7 J5 G# ]  3) 端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪5 {9 l2 M% ]5 h 个模块去的关系排列，这样在后期仿真验证找错时后 方便很多。如：www.fpga-design.net( t8 F! z) @3 \  k% Q       module a( 8 Z/ n( F  z7 U) V  T! h              //input 4 j1 [5 B3 f9 [. T              clk, + N6 u, u; N5 x, vFPGA设计网论坛 专业FPGA设计论坛              rst_n,  //globle signal1 ^7 p' _& P1 Q. p) g               wren,FPGA设计网论坛 专业FPGA设计论坛& t" \8 L& X6 T' A% ~) A: ^               rden,1 a0 L" N5 S- [. m7 }               avalon_din,  //related to avalon bus 1 ]1 \6 x' J/ \. R9 c7 P! J2 W              sdi,        //related to serial port input 8 _2 F" p- }2 _              //output 6 {+ P9 E+ w; l4 f              data_ready,FPGA设计网论坛 专业FPGA设计论坛% l) C8 ^( c8 J" a- L* D4 B               avalon_dout, //related to avalon bus # k( F! T5 S* `* m. p6 Pwww.fpga-design.net              ... 6 p8 d, h8 h) U* a1 o9 U$ a, ?; Wwww.fpga-design.net              );FPGA设计网论坛 专业FPGA设计论坛! s$ [( k' K0 Q/ f% B       4) 一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个en . A1 t( L) N' {, b% U: E' Q" m0 HFPGA设计网论坛 专业FPGA设计论坛tity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔 ; F- `* L8 k2 G0 j$ E: U* y离。这样做可以让综合器综合出更优的结果。 6 ~# K0 F/ T3 z8 b. }+ g# y& P: _      5) 尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止! H0 I  x4 q4 n5 q 出现任何胶连逻辑（glue logic），哪怕仅仅是对某个信号取反。理由同上。www.fpga-design.net$ o" J4 F; d" |) g       6) 在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的 ) Y9 b# B% p  K2 z, }，比如配置寄存器就是这种类型。; U2 [' @' w; h0 F4 E8 Z$ w, `$ ?       7) 一般来说，进入FPGA的信号必须先同步，以提高系统工作频率（板级）。www.fpga-design.net2 J& X7 b5 W  C, E 所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也 , K0 g1 H% F0 |  R! wwww.fpga-design.net是极有好处的。FPGA设计网论坛 专业FPGA设计论坛0 N( Z6 B4 U  V4 u       9) 除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要 ( ]& A4 A! [+ ~用到门控时钟的地方，也要将门控信号用时钟的下降沿 打一拍再输出与时钟相与。www.fpga-design.net. h8 ~. D5 t7 ^, A6 F- O. f5 z               clk_gate_en      --------                    ----FPGA设计网论坛 专业FPGA设计论坛/ w: o& i% f( I/ e/ v( V               -----------------|D    Q |------------------|    \ gate_clk ) k# b/ N0 i& hwww.fpga-design.net_out) h+ c3 k5 {+ q; T6 O7 d: R1 c& l                               |        |        ---------|      )-------- : ]- K  W, E1 A; y6 w-www.fpga-design.net8 O) r6 `/ {. p; J  }! ]                         ------o|>      |        |        |    / 7 s  {0 u- H. R( lwww.fpga-design.net                clk    |      --------          |        ----www.fpga-design.net4 W% `% y4 m. N& z$ N. f% n* P               ------------------------------------ * ]+ j3 m  ?2 u      10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式FPGA设计网论坛 专业FPGA设计论坛0 `) U: Z& O8 V: l; A  |0 P) F2 _ ，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的www.fpga-design.net( U1 D# o% w! c6 y; ^5 Y) M 复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_. V/ Z# A8 @5 a1 [ 1xclk的速率发送数据。+ ?- h" L* e7 v/ _% H7 D 不要这样做：  q+ y7 w2 d7 S. s         always (posedge rs232_1xclk or negedge rst_n) 2 a5 i3 `: j) |, o2 r, x6 S+ V        begin- X4 a' k% m' }             ...! U: a4 M' ^* |: `& z5 q         end 2 X: Q4 ~$ F& QFPGA设计网论坛 专业FPGA设计论坛 而要这样做：! `4 ~: T3 Y( R         always (posedge clk_25m or negedge rst_n)& ?4 M8 a5 }8 v/ A4 c         begin3 p3 i, d! M5 \7 |' O3 C             ...1 S/ |; h- l. V$ B             else if ( rs232_1xclk == 1'b1 )2 {# U5 E! m  Z* v             ...* u2 g' B0 k8 S0 O7 J+ D: r" [8 A6 w         end1 ~; E, \) r1 Z9 B, p       11)状态机要写成3段式的(这是最标准的写法)，即: M' _9 n9 c1 a1 u7 P7 R9 w         ...% D4 P' u; m- e# \4 D& x; B' B         always @(posedge clk or negedge rst_n) 9 R$ \7 s6 q) @8 J/ ^1 B        ...FPGA设计网论坛 专业FPGA设计论坛- b; |: u' @9 u             current_state <= next_state; $ g* N( L9 h0 e, a6 G8 v        ... ; p2 L- B3 x8 B9 L" _( mFPGA设计网论坛 专业FPGA设计论坛        always @ (current_state ...)FPGA设计网论坛 专业FPGA设计论坛4 O: ~  K9 [: D  g         ... ' a! m; Q! B4 A: G! R0 q        case(current_state)7 q7 p" [( N$ W: }! Z7 b               ... & X( U9 D4 H- B8 K% Hwww.fpga-design.net              s1:+ l1 ~( Y( P3 F- e( R                   if ... 5 D5 @5 f. g1 f  g) n4 A# k( I                    next_state = s2;0 Z7 E4 M* M+ ~" I$ `; g2 b' z               ... $ T/ j/ S0 c& N4 D! K2 C        ... - ]" ]: o7 U" K& w        always @(posedge clk or negedge rst_n)0 y6 Y% {3 {; d: i) c         ... ! p5 L( w; l# H! {& G  h            else+ T7 |  g7 C& W# @2 y! h                 a <= 1'b0; $ g& X3 r8 V/ N& l8 n                c <= 1'b0; 5 T: [$ b3 k. xFPGA设计网论坛 专业FPGA设计论坛                c <= 1'b0;            //赋默认值6 Y: t8 f0 R$ |  J7 R5 A' s, T) E                 case(current_state) , _- O* M+ n; y  M( L9 @1 Z                    s1:8 ^3 Z  |. }& I( t                         a <= 1'b0;  //由于上面赋了默认值，这里就不用再对b+ b: V' b9 ^0 _. K3 x3 E 、c赋值了(b、c在该状态为0，不会产生锁存器，下同)) C' G5 o: B7 S% N                     s2:* ?' k2 b5 ]8 O5 K- s* H+ h/ d0 G9 q                         b <= 1'b1; 8 g' F) J) z  [, w$ e$ \  R                    s3:/ `0 F! l" a2 c$ L: M. i: b, s                         c <= 1'b1;1 U& {6 ~! F8 P* x' A9 q! y                     default: 4 }! G  s" j+ G: q- I) m4 o* TFPGA设计网论坛 专业FPGA设计论坛                    ... 0 i/ `/ e" Z& j1 O, b4 nwww.fpga-design.net        ..." U1 ^. O3 h& S       3.ALTERA参考设计准则 8 f! w$ P0 r% Ewww.fpga-design.net      1) Ensure Clock, Preset, and Clear configurations are free of glitch # F( m7 {, `8 k- L5 R# oes., T$ Y% M9 P8 g  S% C: M       2) Never use Clocks consisting of more than one level of combinatori : x" t; X+ X; l( B) K# Tal logic.www.fpga-design.net3 G: U0 j1 F& z5 C       3) Carefully calculate setup times and hold times for multi-Clock sy 5 U& V- x; c; A0 W, C4 h" u1 Gstems., k5 q, [9 ]% J8 z       4) Synchronize signals between flipflops in multi-Clock systems when 5 e3 Z$ H6 x, F( W: }the setup and hold time requirements cannot be met. 4 |0 p( J8 j7 xwww.fpga-design.net      5) Ensure that Preset and Clear signals do not contain race conditio( p9 `' l3 m; K+ {5 @, q ns. 0 x, D+ c$ G% a7 g9 U( d. a3 JFPGA设计网论坛 专业FPGA设计论坛      6) Ensure that no other internal race conditions exist. # F7 X2 [1 P2 Z0 M* MFPGA设计网论坛 专业FPGA设计论坛      7) Register all glitch-sensitive outputs. 8 L2 }' ^8 E1 V$ n8 O. d9 G. b3 kwww.fpga-design.net        Synchronize all asynchronous inputs.www.fpga-design.net. H/ Q4 p3 O/ Y$ n5 \       9) Never rely on delay chains for pin-to-pin or internal delays.& W9 M  C7 O  Y* m' f" z) l       10)Do not rely on Power-On Reset. Use a master Reset pin to clear al* a8 [* n  }6 w: I l flipflops. 1 ]1 e& M; d% t4 Ewww.fpga-design.net      11)Remove any stuck states from state machines or synchronous logic.! D  V& }+ _& O 其它方面的规范一时没有想到，想到了再写，也欢迎大家补充。 * B5 v" I6 ?, e6 f% JFPGA设计网论坛 专业FPGA设计论坛1 }0 l, V" s0 X  E% D) C ====================================================================================; C% k+ F5 n, q" w( o6 }  S 时序是设计出来的 / e/ z$ {9 |& d4 s* z5 p, b0 ^! K* c  我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑' j- F$ C  [5 D- \  P2 W! t 的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中! g! M) y1 H, {" e8 G1 @ ，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来, \/ B/ P# M" }+ V 的。  N; {, N9 d+ U! o2 M 在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工FPGA设计网论坛 专业FPGA设计论坛' A) b) k  Y% Z, w8 J" K 作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细& e9 f8 P/ L/ Z  F3 q2 n+ h 设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作FPGA设计网论坛 专业FPGA设计论坛$ x( A7 `5 ^* v 所占的时间要远大于编码的时间。$ \) `! ?& m- ^( A 总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求 $ X6 j6 ^1 u9 H- F: i; q, zwww.fpga-design.net把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在 4 O4 v2 I7 D* K9 e9 `5 T今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做   J0 k) w) K; G详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多 + }7 O: J+ W+ _( K  G( P只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于www.fpga-design.net$ q+ z# {! N) Y! | 不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时 # k1 _3 \' H$ w% r# _: Q序也改一下，搞得人很郁闷。FPGA设计网论坛 专业FPGA设计论坛$ V2 F- N& C+ E4 o# Q2 O9 w 在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了 / q) t6 i9 x; E2 Y5 @5 Twww.fpga-design.net，各级模块内部是怎么实现的也基本上确定下来了。 $ \; h7 O' c9 ~' n; h  由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会' b. U( n  ?% h9 D 一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。

wuxuangle

自己给自己顶一下哈哈哈！笑的好苦涩

abc_hfw

学习。。。。。。。。。。。。

cwpeng

感覺很亂，不是很清楚。

wangerping

谢谢楼主的好心哦

brutal918

什么乱七八糟