求电容时间常数时遇到的求解等效电阻的问题

yzzrlzc

[1]下图是
common-source circuit with output coupling capacitance

书上给的从Cc两端看出去的时间常数是 ts=（RD+RL）Cc，这个答案我同意
但是它忽略左半部分的理由是Since Vi=0, then Vgs=0 and gmVgs=0.
我觉得更完整的答案应该是 gmVgs*Rs+Vgs=0 推出Vgs（gm*Rs+1）=0
由于gm*Rs不等于-1，所以Vgs=0，所以Cc两端电阻是RD+RL。请问下我这个推导过程是否正确？
【2】

如果只关注从CL两端看出去的等效电阻，请问Rc左边这部分的等效电阻是多少？
我试着在gmVpi这个压控电流源上的那点加入测试电压Vc和测试电流Ic（Ic=gmVpi）去求左边部分的等效电阻，但是我得不到关于Vc的方程，因为gmVpi这个压控电流源上的电压我不知道怎么求，无法列等式，而且这既不是若顿电路也不是戴维南电路。这是一个压控电流源和一个电阻串联。我能给自己的一个很没把握的解释是电流源的电阻是无穷大的
【3】

到了高频范围内，需要考虑两个或两个以上电容了，如BJT的（Cpi和Cu） FET的（Cgd和Cgs），其他的电容先不管，都忽略。
这里我想确定下：假如只考虑BJT的Cpi 和 Cu，或者说只考虑FET的Cgd和Cgs，那么在计算从其中一个看出去的等效电阻时，是不是要先把另外一个看成开路

zhanglg

1)左边部分不考虑的原因是MOS在低频工作时可以看作一个电流源，其内阻为无穷大。
这里需要说明的是，无论是否有VGS，算法都不会改变

求时间常数的目的是为了计算带宽或者零极点。所以这里如果你按照传输函数的观点去看可能会更容易理解。你把输出端的两个R一个C写成一个单端的ZL，可以看出他存在一个极点，那个极点就是1/[（RD＋RL）*Cc]

zhanglg

2)你说的对，原因就是因为VCCS的输出阻抗在低频下可以看作是无穷大
这里我同样建议你把传输函数找出来，你会看到CL相关的电阻仅仅有Rc＋RL

zhanglg

3)在估算系统的带宽的时候有两个方法
开路时间常数，用于计算低通点，除了正在计算的电容开路之外，其他的电容全部短路
短路时间常数，用于计算高通点，除了证类计算的电容短路之外，其他的电容全部开路

请参考 Thoas H.Lee“CMOS射频集成电路设计”第七章 “Band width estimation techniques”

forever6269

dddddddddd