求测试分数分频PLL的PCB测试板的版图和原理图

xxdtju · 发表于 2010-7-5 10:55:24

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求有关测试分数分频PLL的PCB测试板的版图和原理图的相关资料，要是能有已经完成的测试电路板和原理图自然是更好，谢谢。

w98211012 · 发表于 2010-7-5 12:44:05

楼猪，的分数PLL是用在什么上面的？

xxdtju · 发表于 2010-7-6 11:14:15

RFID阅读器，是楼主，不是猪

tianruo · 发表于 2010-7-6 12:00:04

这种测试电路板的设计还是跟你芯片相关度蛮大的。你芯片的端口布局跟别人的不一样，就不能拿来用了呢。

tianruo · 发表于 2010-7-6 12:01:56

还是应该自己定制啊。掌握几个要点：电源线要滤波，直流偏置线要滤波，射频线要走微带线，阻抗匹配要调好等。

xxdtju · 发表于 2010-7-7 10:45:19

多谢楼上，只是，我不知道，小数分频的分频比，数字的串行输入应该用一个什么元件输入，还有数字的reset和enable信号要和时钟配合输入，这应该用什么输入呢？

guochao1985 · 发表于 2010-10-24 15:34:40

唉其实我也很需要

xlteam7 · 发表于 2010-10-26 11:37:23

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cheetahxun · 发表于 2010-10-27 01:01:56

这个跟测试环境关系很大吧？5楼总结得挺全面的
关于数字信号输入的问题，看你是用什么来产生信号了，如果直接从仪表出一般是用同轴，如果是从FPGA出一般用排线，具体用什么规格的还要看你的时钟频率有多高、信号是单端还是差分，如果对信号质量和驱动能力要求很高的话板上还要加buffer。
如果你用Altera的官板可以考虑用HSMC接口。

xlteam7 · 发表于 2010-11-12 15:34:10

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