集成电路设计制造中EDA工具实用教程.pdg

yohuang · 发表于 2010-6-25 14:52:32

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目录

第一部分半导体工艺/半导体器件TCAD仿真工具及使用
第一部分前言
§1 半导体工艺仿真工具TSUPREM-4
1.1 TSUPREM-4基本命令介绍
1.1.1符号及变量说明
1.1.2命令类型
1.1.3常用命令的基本格式与用法
1.2 双极晶体管结构的一维仿真示例
1.2.1 TSUPREM-4输入文件的顺序
1.2.2初始有源区仿真
1.2.3网格生成
1.2.4模型选择
1.2.5工艺步骤
1.2.6保存结构
1.2.7绘制结果
1.2.8打印层信息
1.2.9完成有源区仿真
1.2.10最终结果
§2 半导体器件仿真工具MEDICI
2.1 器件仿真工具MEDICI简介
2.1.1 MEDICI 的特性
2.1.2 MEDICI 的语法概览
2.2 教学实例1—NMOS器件仿真
2.3 教学实例2—NPN三极管仿真
§3 工艺及器件仿真工具ISE-TCAD
3.1工艺仿真工具DIOS
3.1.1关于DIOS
3.1.2各种命令说明
3.1.3实例说明
3.2器件描述工具MDRAW
3.2.1关于MDRAW
3.2.2 MDRAW的边界编辑
3.2.3掺杂和优化编辑
3.2.4 MDRAW软件基本使用流程
3.3器件仿真工具DESSIS
3.3.1关于DESSIS
3.3.2设计实例
3.3.3混合模式仿真
3.3.4主要模型简介
3.3.5小信号AC分析
§4 工艺及器件仿真工具SILVACO-TCAD
4.1 使用ATHENA的NMOS工艺仿真
4.1.1 概述
4.1.2 创建一个初始结构
4.1.3定义初始衬底
4.1.4运行ATHENA并且绘图
4.1.5栅极氧化
4.1.6提取栅极氧化层的厚度
4.1.7栅氧厚度的最优化
4.1.8完成离子注入
4.1.9在TONYPLOT中分析硼掺杂特性
4.1.10多晶硅栅的淀积
4.1.11简单几何刻蚀
4.1.12多晶硅氧化
4.1.13多晶硅掺杂
4.1.14隔离氧化层淀积
4.1.15侧墙氧化隔离的形成
4.1.16源/漏极注入和退火
4.1.17 金属的淀积
4.1.18 获取器件参数
4.1.19 半个NMOS结构的镜像
4.1.20 电极的确定
4.1.21 保存ATHENA结构文件
4.2 使用ATLAS的NMOS器件仿真
4.2.1 ATLAS概述
4.2.2 NMOS结构的ATLAS仿真
4.2.3 创建ATLAS输入文档
4.2.4 模型命令组
4.2.5 数字求解方法命令组
4.2.6 解决方案命令组
§ 5 设计实例--用TCAD软件对ESD器件的设计验证
5.1 利用TCAD软件仿真ESD防护器件的总体流程
5.1.1 半导体工艺级仿真流程
5.1.2 从工艺级仿真向器件级仿真的过渡流程
5.1.3 半导体器件级仿真的流程
5.2 ESD仿真验证中的瞬态仿真和静态仿真简介
5.3 其它TCAD仿真工具仿真流程简介
5.4 利用TCAD对ESD防护器件综合性能评估实例
5.4.1 TCAD评估基本设置
5.4.2 有效性评估
5.4.3 敏捷性评估
5.4.4 鲁棒性评估
5.4.5 透明性评估
5.4.6 ESD总体评估

第二部分模拟集成电路设计工具及使用
第二部分前言
§ 6 电路仿真工具软件
6.1 CADENCE电路仿真工具包
6.1.1 Cadence设计环境简介
6.1.2 电路图输入工具Virtuoso Schematic Composer
6.1.3 仿真环境工具Analog Design Environment
6.1.4仿真结果的显示以及处理
6.1.5 建立子模块
6.1.6 示例(D触发器)
6.2 HSPICE的使用
6.2.1 Hspice简介
6.2.2 *.sp文件的生成
6.2.3 Hspice的运行与仿真
6.3 SPECTRE－VERILOG混合信号仿真
6.3.1 Spectre－Verilog仿真简介
6.3.2 创建模拟模块
6.3.3 创建数字模块
6.3.4 设置仿真配置文件
6.3.5 设置和检查模块划分
6.3.6 设置数模接口
6.3.7设置仿真菜单及仿真结果
§7设计实例--基准源、噪声、开关电容设计及验证
7.1 电压基准源设计
7.1.1 电压基准源简介
7.1.2 电压基准源分类
7.1.2 实现带隙基准源的原理
7.1.3 基准源启动电路
7.1.4 基准源噪声
7.1.5 基准源输出驱动
7.1.6 基准源计算机仿真
7.1.7 基准源的版图设计
7.2 CMOS集成电路噪声分析及仿真
7.2.1 噪声类型
7.2.2 噪声分析方法
7.2.3 Cadence噪声仿真步骤
7.3 开关电容电路仿真
7.3.1 开关电容电路背景知识
7.3.2 开关电容电路的精度
7.3.3 使用双相无交叠时钟的开关电容电路的分析方法
7.3.4开关电容电路的Cadence仿真方法
7.3.5 开关电容电路Cadence仿真方法的验证
§8 版图绘制及VIRTUOSO工具软件
8.1 典型CMOS工艺流程简介
8.2 DESIGN RULE简介
8.3 VIRTUOSO软件简介及使用
7.3.1 Virtuoso软件启用
7.3.2 Virtuoso下快捷键的使用
8.3.3反相器绘制举例（0.6um工艺）
8.4 版图设计中的相关主题
8.4.1 天线效应
8.4.2 Dummy的设计
8.4.3 Guard Ring的设计
8.4.4 Match的设计
§9 版图验证与后仿真
9.1 版图验证和后仿真简介
9.2 DIVA验证工具
9.2.1 Diva DRC规则文件
9.2.2 Diva版图提取文件
9.2.3 LVS文件的介绍
9.2.4 寄生参数提取文件
9.2.5 Diva的使用
9.3 CALIBRE验证工具
9.3.1 Calibre规则文件
9.3.2 Calibre的用法
§10 DIVA规则文件的详细说明
10.1 完整的DIVA DRC EXTRACT LVS规则文件
10.1.1 Diva DRC规则文件
10.1.2 Diva Extract规则文件
10.1.3 Diva LVS规则文件
10.2 DIVA 层次处理语句的图文解释
10.2.1逻辑命令
10.2.2 关系命令
10.2.3 选择命令
10.2.4 尺寸命令
10.2.5 层生成命令
10.2.6 存储命令
10.3 DIVA 中DRC和寄生参数提取语句
10.3.1 Diva DRC语句
10.3.2 Diva寄生元件提取语句
第三部分数字集成电路设计工具及使用
第三部分前言
§11 系统级仿真与MATLAB
11.1 MATLAB简介
11.2 MATLAB的TOOLBOXES
11.2.1 数字信号处理
11.2.2 滤波器设计
11.2.3 Link For ModelSim
11.3 MATLAB的编程
11.4 SIMULINK仿真基础
11.4.1 Simulink简介
11.4.2 Simulink的模块
11.4.3 Simulink仿真参数的设定
11.4.4 Simulink系统仿真的简单实例
§ 12 数字电路设计与VERILOG
12.1 HDL设计方法学简介
12.1.1 数字电路设计方法
12.1.2 硬件描述语言
12.1.3 设计方法学
12.1.4 Verilog HDL简介
12.2 VERILOG HDL 建模概述
12.2.1 模块
12.2.2 时延
12.2.3 三种建模方式
12.3 VERILOG HDL 基本语法
12.3.1 标识符
12.3.2 注释
12.3.3 格式
12.3.4 数字值集合
12.3.5 数据类型
12.3.6 运算符和表达式
12.3.7 条件语句
12.3.8 case 语句
12.4 结构建模
12.4.1 模块定义
12.4.2 模块端口
12.4.3 实例化语句
12.5 数据流建模
12.5.1 连续赋值语句
12.5.2 阻塞赋值语句
12.5.3 非阻塞赋值语句
12.5.3 数据流建模具体实例
12.6 行为建模
12.6.1 简介
12.6.2 顺序语句块
12.6.3 过程赋值语句
12.7 可综合设计
12.7.1设计准则
12.7.2进程划分准则
12.7.3 可综合子集
12.7.4 可综合设计中的组合电路设计
12.7.5 可综合设计中的时序电路设计

§13 硬件描述语言的软件仿真与FPGA硬件验证
13.1 Modelsim的使用
13.1.1 Modelsim的启动
13.1.2 Modelsim仿真流程
13.1.3 编译工艺资源库
13.1.4 调试debug
13.1.5 Modelsim仿真小结
13.2 NC-VERILOG的使用
13.3 用DEBUSSY调试仿真结果
13.4 HDL仿真总结
13.5 FPGA硬件验证
13.5.1 FPGA基本组成
13.5.2 FPGA设计流程
13.5.3 FPGA设计总结
§ 14 逻辑综合与DESIGN COMPILER
14.1 逻辑综合综述
14.2 用DESIGN COMPILER综合电路
14.2.1 Design Analyzer的启动
14.2.2 设计读入
14.2.3 链接( link）
14.2.4 实例唯一化(uniquify)
14.2.5 设计环境
14.2.6 设计约束
14.2.7 设计的逻辑综合
14.2.8 逻辑综合结果的分析
14.2.9 逻辑综合结果保存
14.2.10 时序文件的导出
14.3 SYNPLIFY的使用方法
14.3.1 Synplify概述
14.3.2 Synplify设计流程
14.3.3 synplify文件类型总结
14.4 逻辑综合总结
§15 基于SE软件的布局布线和时序验证
15.1 一些概念及文件的准备
15.1.1 LEF(Library Exchange Format)文件
15.1.2 网表文件
15.1.3 TLF (Timing Library Format)文件
15.1.4 GCF (General Constraint Format)文件
15.1.5 PAD位置描述文件.ioc
15.1.6 DEF(Design Exchange Format) 网表
15.2 SE使用流程
15.2.1 文件的导入
15.2.2 芯片形状、面积的确定
15.2.3 PLACE BLOCK
15.2.4 PLACE IO
15.2.5 PLAN POWER
15.2.6 PLACE CELL
15.2.7 CLOCK TREE GENERATE
15.2.8 CONNECT RING
15.2.9 布线
15.2.10 寄生参数提取
15.2.11 静态时序分析
15.2.12 布线后优化
15.2.13 版图的验证
15.2.14 导出GDSII文件
15.2.15 导出Verilog网表和SDF文件
§16 基于ENCOUNTER软件的布局布线和时序验证
16.1 ENCOUNTER简介
16.2设计的布局
16.2.1 设计的导入
16.2.2 芯片的布局（Floorplan）
16.2.3 标准单元放置（Place）
16.2.4 时钟树综合（Clock Tree Synthesis）
16.3 设计的布线
16.3.1全局布线（Wroute）
16.3.2 规则检查（Verify connectivity and geometry）
16.4 设计的时序分析
16.4.1提取寄生参数（Extract RC）
16.4.2 计算时延（Calculate Delay）
16.4.3 时序分析（Setup and hold time slack analysis）
16.5 设计的版图处理
16.5.1导出GDSII文件
16.5.2版图的DRC和LVS
§17 可测性设计及DFT软件使用
17.1 DFT基础
17.1.1 测试
17.1.2 DFT（Design for Test）
17.1.3 故障模型
17.1.4 ATPG（Automatic test pattern generator ）
17.1.5 DFT的常用方法
17.2 使用DFTC进行可测性设计
17.2.1 Synopsys的DFT流程
17.2.2 DFT扫描链插入
17.3 使用TETRAMAX进行ATPG生成
17.3.1 TetraMAX的图形界面
17.3.2 TetraMAX的基本流程
17.3.3 ATPG测试向量生成
17.4 DFT设计实例
17.4.1 设计代码编写
17.4.2 综合并插入扫描链的过程：
17.4.3 ATPG自动测试矢量生成