请教关于LDO的负载调整率问题

wanghao831218

bondwire 线的电阻有100mohm这么大么？

xenolidar

这个问题很有意思，我也不太懂，一起来讨论下。

Rincon Moca的论文里提到当负载电流突变时，ldo反应的延时和带宽、压摆率有关，并且给出了一个公式。
仿真发现，这个延时确实和带宽、压摆率有关，但是具体形式和论文里的公式有差别。

以楼主的ldo为例，下降70mv，再经过电阻分压，运放的输入管的栅极电压变化要小于70mv，一般来说，管子仍然在线性工作区。按理来说，延时应该只和带宽有关。但是在负载电流变化时，静态工作点也突然变化了，所以和大信号特性也有关系。

下降电压的值和运放增益无关。
运放首先需要给驱动管的栅极电容充放电才能调整输出电压，所以，可能因为版图寄生电容太大。

能否做几项工作：
1、做个对比，看看输出电压下降到最低点时的延时在仿真和测试情况下是否相差很大。
2、仿真时在栅极连个电容，看要加个多大的电容才会是输出电压下降到70mv。对比版图后端的寄生电容值。

icseubear

楼上的,负载调节率指的是两个稳态对应的输出电压差值等,你说的是overshoot and undershoot.
继续关注这一问题.

alexshuai

13# icseubear

首先确定测试方法是否正确，是否消除了温度的影响？如果是持续加载，那么从空载到满载，结温会有很大不同，如果此时基准温度特性不是特别好，输出电压会出现较大偏移。因此。测负载调整率，都是加脉冲式负载，周期尽量长，加载时间尽量短，以消除温度影响。
如果排除了上述原因，可以测一下不同负载条件下的line regulation，如果都很好，说明环路增益足够，如果很差，特别是空载下较差，则说明环路增益有问题，或基准电压有问题。
最后，如果是外部分压，则打线电阻不会对输出电压有什么影响，如果是内部分压，则需要考虑打线电阻的影响。

多测、多想，一般不难找出原因。毕竟就那几个管子，祝你好远！

napoleon223

首先谢谢各位的帮助，我也还在找原因。
其次，输入调整率，电子负载稳态40mA下，在输出2.8V时，为0.038%/V至0.07%/V。
                                                            在输出1.2V时，为0.025%/V至0.06%/V。
都挺小的，没有特别出格的。
再其次关于结温的问题，我采用的是dip24脚封装，所以散热能力很强，我也曾经考虑过是不是封装引入的电阻太大，问过工程师，他们说封装是采用纯铜镀锡，电阻应该很小。
至于上述老兄提到的某些问题，我还要再去测试下，谢谢各位了！

napoleon223

由于我采用的是耗尽型基准，现在单测基准测不准，小弟已经准备，下次流片不仅采用耗尽型基准，同时还采用带隙基准，把这个问题排除，外加再修正版图上的问题，非解决这个问题不可！谢谢各位的帮助了！非常感谢！

realasdf

kan kan

122013137

应该是功率管版图部分的问题

yuyingdugu

回复 16# napoleon223


    什么是耗尽型基准？

semico_ljj

增益60dB就足够了！可能是输出寄生Res太大