请教同志们一个Verilog-A的问题

babydog0 · 发表于 2010-5-16 09:53:42

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有一个关于verilog-A建模方面的问题希望大家一起交流讨论一下：

现在想用verilog-A对一个模块建模，大体如下
module name(porta,portb)
electrical porta,portb;
.......
.......//省略模块内容
endmodule

然后想把这个模块实例化，由于想实例化的对象较多(>1000),如果靠手工一个个写太要命了，就想编一个循环函数实例化一下，目前感觉无处下手：因为verilog-A中好像无c语言中的数组对象，这样就不好命名区分。

请大家给些建议，谢谢

deng1205 · 发表于 2011-8-26 14:21:46

学习了。。。

[求助] 请教同志们一个Verilog-A的问题

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