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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › 基于 Verilog行为级建模和模拟（PLL）
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楼主: 风在吼

[资料] 基于 Verilog行为级建模和模拟（PLL）

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jeffej
发表于 2020-12-22 12:00:46 | 显示全部楼层
very good PLL modelling
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MustafaSami
发表于 2020-12-22 22:04:57 | 显示全部楼层
Nice thanks
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轩辕志瑜
发表于 2020-12-29 22:03:13 | 显示全部楼层
谢谢楼主分享
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六角钱
发表于 2022-8-12 14:15:30 | 显示全部楼层
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Tradeoff
发表于 2023-2-16 13:39:46 | 显示全部楼层
谢谢分享！
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jingxin_xd
发表于 2023-2-19 16:33:23 | 显示全部楼层
谢谢分享
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不死的心
发表于 2023-3-29 15:29:16 | 显示全部楼层
good reference
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llxiaoxia
发表于 2023-6-18 11:27:11 | 显示全部楼层
感谢分享，太有用了
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crazy_py
发表于 2023-11-1 20:24:01 | 显示全部楼层
谢谢lz
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cdting
发表于 2023-11-2 02:28:15 | 显示全部楼层
Thanks!!!!
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