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[求助] BUCK DC-DC , gate drive circuit design

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发表于 2010-4-26 14:43:12 | 显示全部楼层 |阅读模式

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大家好。刚开始设计dcdc,碰到很多问题,十分希望能跟有经验的朋友请教。下面是其中问题之一:
DCDC中的power pmos/nmos由PWM信号经过一串inverter后驱动,pmoshe nmos的gate信号名分别为PG和NG。看资料说,如果PG和NG上升/下降沿之间的延迟如果太小则会导致short current, 太大则会导致nmos 的 diode导通时间过长,这个我理解了,但是具体这个delay应该取多少呢?有没有什么准则?另外上升沿与下降沿delay应该一致吗?这部分设计不合理的话会不会影响电路的输出noise特性?
问题比较多,谢先。
发表于 2010-4-26 16:10:40 | 显示全部楼层
适量,或少许,谢谢!
 楼主| 发表于 2010-4-28 11:11:11 | 显示全部楼层
本帖最后由 thewolftotem 于 2010-4-28 11:50 编辑

没人知道吗?
PGNG.JPG
发表于 2010-4-28 16:12:30 | 显示全部楼层
dc2dc  deadtime 一般會 10~50ns ..

因為有個問題是 chip內建大的 mos 嗎 ?

如果是 那一般內建mos 可能會使用 isoNmos + nmos
前面使用 no overlap circuit 來推 ,
會設 10~20ns 是因為有 rise/fall time

但是如果是推外面chip 要看 driver 的推力
如果 mos ciss 很大 因為 mos gate 看到其實是 miller effect 電容
會比 CISS 大很多 , 太小 deadtime 會出問題 .

還有些設計deadtime會 < 10ns ..因為 如 mos vth 高些就算有
overlap 但是 因為 mos Vth夠高..所以可能還好 ..

比較麻煩的是 deadtime 歲隨 process model 飄 ..當deadtime設很小可能
某些 corner model simulation 會有問題 .

還有的設計使用 cap + 穩定電流來產生 deadtime
发表于 2010-4-29 13:59:09 | 显示全部楼层
1,通常的简单做法是在两串inverter chain中间插入NAND和NOR,目的是在NMOS关闭之前阻止PMOS打开和在PMOS关闭之前阻止NMOS打开。这个时候dead time t1和t2是由两个propagation delay决定的;正如楼上说的会随温度,工艺,电压变化而变化,所以一般会多放些10-50ns。这两个dead time不用而且一般也不是完全一样,对电路除了效率外没什么影响。

2,先进做法是当PMOS关闭后检测Switch Node降到零电压后在打开NMOS;这样dead time就可以自动调节而且始终保持最优。但是电路上比较复杂而且对Switch Node的noise比较敏感。
发表于 2010-5-6 16:55:09 | 显示全部楼层
本帖最后由 crazyfrog 于 2010-5-6 16:56 编辑

我在一个buck的应用设计中见到一个少有的建议,要求增加一个肖特基二极管来补偿overlapping期间的通路,具体描述为:An external Schottky diode is needed to cover the non-overlapping period of NMOS and PMOS。 这一般是由于什么原因引起的?
Clipboard01.jpg
发表于 2010-5-6 17:11:25 | 显示全部楼层


我在一个buck的应用设计中见到一个少有的建议,要求增加一个肖特基二极管来补偿overlapping期间的通路,具体描述为:An external Schottky diode is needed to cover the non-overlapping period of NMOS and PMOS。 ...
crazyfrog 发表于 2010-5-6 16:55


这是防止反向电流的吧!
发表于 2010-5-6 22:08:13 | 显示全部楼层
try google predictive gate driver
发表于 2010-5-7 14:33:09 | 显示全部楼层


我在一个buck的应用设计中见到一个少有的建议,要求增加一个肖特基二极管来补偿overlapping期间的通路,具体描述为:An external Schottky diode is needed to cover the non-overlapping period of NMOS and PMOS。 ...
crazyfrog 发表于 2010-5-6 16:55



两个原因:
1,提高效率。NMOS下管也有body diode,但是压降远高于外部schottky diode。

2,防止芯片Latchup。过多电流流过NMOS下管body diode,可能使Switch Node到-0.7V以下,可能turn on parasitic NPN产生Latchup。
 楼主| 发表于 2010-5-17 20:05:53 | 显示全部楼层
9# minch

我也见到这种外界schottky diode,当时纳闷NMOS不是有寄生diode了吗。
刚google了一下,schottky diode的正向压降只0.3-0.6V。
你说的第二点,如果没有这个diode的话会发生吗?PMOS和NMOS不会靠的太近吧?
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