如何用verilog语言实现pipeline ADC的功能性描述

laoban1234 · 发表于 2010-2-24 15:10:45

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哪位大侠知道如何用如何用verilog语言实现pipeline ADC的功能性描述，请指导下。谢谢！

kennyg8304 · 发表于 2010-2-24 15:44:41

verilog or verilogA?????????

kennyg8304 · 发表于 2010-2-24 15:45:44

simulink或matlab script也可以的

laoban1234 · 发表于 2010-2-25 09:16:49

不好意思没有说清楚是verilog hdl

laoban1234 · 发表于 2010-2-25 09:18:13

ADC 本身是模拟的想用verilog hdl 实现功能性描述可以跟其他的数字模块放在一起验证

kennyg8304 · 发表于 2010-2-25 11:14:23

是整體ADC或是各個block的behavioral model?
此外,spectre config view可以混合模擬

kennyg8304 · 发表于 2010-2-25 11:29:12

simulator 選spectreverilog

laoban1234 · 发表于 2010-3-2 16:54:30

是adc整体的behavior model. 想把adc的behavior model 放到digital里面一起跑

jeffej · 发表于 2020-3-23 14:24:27

very good idea !!!

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