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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 资源共享 › EDA资源使用讨论 › Verilog Coding for Logic Synthesis
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Verilog Coding for Logic Synthesis

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nerohark
发表于 2009-11-22 17:07:36 | 显示全部楼层 |阅读模式

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palzhj
发表于 2010-1-17 21:21:38 | 显示全部楼层
1# nerohark SEESEE
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jcchan
发表于 2010-1-18 09:21:57 | 显示全部楼层
thanks!!!!!
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sunsirxjtu
发表于 2010-8-12 09:50:49 | 显示全部楼层
好书！
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alsong10
发表于 2010-8-12 10:10:41 | 显示全部楼层
非常感嗯!
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dmxportal
发表于 2010-8-12 14:24:47 | 显示全部楼层
多谢楼主。
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u2pia
发表于 2010-8-12 16:23:17 | 显示全部楼层
非常感谢!!!
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uvwxy
发表于 2010-8-12 18:34:08 | 显示全部楼层
good
thx
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nachalsa
发表于 2010-8-13 16:53:03 | 显示全部楼层
thank you
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yfchen58
发表于 2010-8-13 23:06:17 | 显示全部楼层
thx for sharing
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