不错的问题：学好验证的基本功，首先弄清楚以下几个问题！

pkulafang

不错的问题：学好验证的基本功，首先弄清楚以下几个问题！
1.SystemVerilog 有什么特点对验证有用 ?  
2.你知道SV是怎么实现随机的嘛？(从随机的产生原理考虑)  
3.mailbox 和queue 的区别，mailbox和VMM中的channel相比各自的优缺点是什么？  
4.module进程和fork join进程的区别
5.testcase 和testbench 有什么差别和关系 (用较专业的语言回答)
在我们只顾学习技能的同时可能忽略了最基本的知识要点～我们不仅要会用，还要明白其中的原理。就以上几个基本问题啊，知道答案的同仁们都各抒己见，相互探讨，共同学习！希望看该帖的都能留言，既能挣钱又能学东西～

buaajw

不错啊，这个顶一下，本人刚接触验证和systemverilog。试着答答，抛砖引玉
1.我觉得验证环境都有一定的共性，DUT， 测试激励，interface，check，coverage分析，为达到coverage，还需要一定约束下随机测试激励的产生。测试环境由于存在共性的单元，所以面向对象的语言特点使的用户可以搭建重用性高的测试环境。coverage可以评估测试的验证的充分性，尤其是从function方面，一定约束下随机测试激励的产生保证测试的有效性，dpi接口保证可以调用dut的reference model做结果的比对
2.这个不清楚，听说根据设定的约束solve出合法的随机参数是很有挑战性的部分
3.这个不懂，没用过mailbox和queue
4.module进程？没听说过，汗
5. testbench应该是指的搭建的测试环境吧，testcase应该是测试用例吧，需要依赖testbench产生，然后运行。。。。。瞎掰下了

xlove

我也想学啊，谢谢了

dwm1235

我刚才看到了一个相同的问题 不知道是不是楼主提出来的