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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 资源共享 › EDA资源使用讨论 › 《SystemVerilog for Verification 2nd Edition》
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《SystemVerilog for Verification 2nd Edition》

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jerrylipeng
发表于 2009-9-28 12:19:21 | 显示全部楼层 |阅读模式

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waforget
发表于 2009-9-28 13:28:57 | 显示全部楼层
Thank you very much!!
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fycom200
发表于 2009-9-28 14:37:51 | 显示全部楼层
https://solvnet.synopsys.com
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fycom200
发表于 2009-9-28 14:40:11 | 显示全部楼层
fdg谢谢 ！
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fycom200
发表于 2009-9-28 14:43:46 | 显示全部楼层
顶    起   ！
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fycom200
发表于 2009-9-28 14:46:34 | 显示全部楼层
艰难的顶起
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xiongherui
发表于 2009-9-28 16:13:16 | 显示全部楼层
下下来 学习一下 谢谢
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taxzhao
发表于 2009-9-28 16:14:19 | 显示全部楼层
fdg谢谢 ！
EETOP创芯人才网职位发布入口
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renevatio
发表于 2009-9-29 06:21:41 | 显示全部楼层
台好了阿
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annlin0301
发表于 2009-9-29 08:52:01 | 显示全部楼层
很受用的书,我当初是用钱去买一版的,很贵的
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