AXI Matrix该考虑哪些问题？

jimyh · 发表于 2009-9-13 19:36:27

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最近在做一个SoC设计的分析，客户需要用到AXI作为总线。大家一起来讨论一下，该考虑哪些问题。这里俺先抛砖，大家上玉！

1. 数据流量(Data throughput)。这关系到一下几个设计问题：
      - a. 数据位宽, 64bit or 128bit
      - b. 是否需要读写并行，还是可以共享
      - c. 频率
      - d. 对于某几个master, slave，是否可以用共享总线替代cross bar的全交换结构，以节省实现资源
2. Master-slave 的可见性
      AXI虽然提供了全交换(cross bar matrix)实现的方式，但是资源实在太费。对于不需要访问的Master-slave对，就不需要互联了。稀疏互联的Matrix就够了。
3. 延迟(Latency)
      逻辑层面的latency需求，对物理上pipeline的插入提出了一定的约束。不能为了频率目标，而无限制的插入pipeline。更细节的考虑是，哪些路径需要pipeline，哪些不要。
4. 低功耗设计的考虑
      在物理实现上，clock gating的实现可以降低功耗，但是频率目标会有恶化

我只能想到这些了，听听大家还有什么其他的点子。

qiangic · 发表于 2009-11-1 12:33:21

首先需要确定的是需要几个master口，几个slave口，跟其它桥的互联等，

rvisk · 发表于 2011-3-9 23:47:16

09年的帖子，我回一个。哈哈

lordlion · 发表于 2011-3-11 21:23:55

竞争冒险这个是最不容易想清楚又最容易出错的环节

taiishan · 发表于 2012-6-25 20:39:36

大力支持好东西

zincumc · 发表于 2012-9-24 19:32:09

study

eyeloveu · 发表于 2012-11-23 20:33:49

都是很实在的一些问题

peterzhao · 发表于 2015-4-12 09:35:11

都是很实在的一些问题

blueing · 发表于 2016-4-11 18:33:30

考虑master2slv的datapath logic，同时也要kaolv slv2master的rsp的datapath相关logic

blueing · 发表于 2016-4-11 18:34:20

考虑axi 的performace,matrix中尽量不要有pipe,纯组合实现。

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