求教关于sigma delta中钟控比较器的设计

laizhaoze · 发表于 2009-8-2 11:51:12

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小弟最近研究钟控比较器，但是对传输延时和精度的理解还是有些差距，做出来的比较器延时有上升时有60ns多，下降有100ns多的延时，这样的情况肯定不行，哪位能够帮帮忙，给些建议，能把延时尽量减低，看到论坛上很多人说，1bit的比较器很好做，但是自己做出来的，性能都不行，只能在这里盼望大家给予指点迷津了。

laizhaoze · 发表于 2009-8-2 15:17:03

为了求得大家的帮忙，自己先顶起来。

iamxo · 发表于 2009-8-2 16:37:43

你想做到多少ns？？ pre-amp 的带宽够大吗？latch 时间多少？
这样看一下，就知道哪里的时间占了大部分了吧。

laizhaoze · 发表于 2009-8-2 17:45:27

原帖由 iamxo 于 2009-8-2 16:37 发表

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你想做到多少ns？？ pre-amp 的带宽够大吗？latch 时间多少？
这样看一下，就知道哪里的时间占了大部分了吧。

小弟对pre-amp的带宽对延时时间的影响还有些模糊，还有，latch锁存器部分的延时时间又给如何降低呢，期盼你的解答。

vdslafe · 发表于 2009-8-2 19:06:45

时钟有多快?

laizhaoze · 发表于 2009-8-4 20:54:58

自己再顶一顶，问题还没解决，还是困惑中。

w98211012 · 发表于 2009-8-6 17:29:19

你看看，你那前置增益运放的带宽是多少？估计是在临界状态吧，

wuxiaoqing1104 · 发表于 2010-4-12 11:57:56

我也很需要这个，可惜还不会啊~

pekingzhang · 发表于 2010-4-13 09:11:46

钟控比较器，在时钟有效时进行比较，其他时间可能是保持状态，或者置位，在adc中，只要能够正确比较出结果就行

watson0108 · 发表于 2010-12-2 10:29:57

学习中

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