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Cadence InCyte Chip Estimator满足客户所需,可以更早地进行功耗探索和估算,现在它还提供了低功耗规划能力,其中包括通用功率格式的自动创建。这就允许设计师对盘片尺寸、性能和成本实现精确的预RTL估算,对于各种低功耗技术的设计影响及早进行探索。InCyte Chip Estimator可以用于认可和探索CPF环境和界面,应用于下游Cadence实现、RTL模拟和仿真工具,在整个设计方法学中推动低功耗战略。
“投片前系统级功耗分析与探索需要对功率要求有一个广阔的视野,同时对现实环境下的功耗有具体的认识。”Cadence设计系统公司系统设计与验证产品营销部主管Ran Avinun说,“Palladium Dynamic Power Analysis和InCyte Chip Estimator结合,在设计过程初期就能提供自动化流程与能力,能够将技术库、嵌入式软件和真实的激励计算在内,确保在第一个工作软件阶段第一个芯片的真实环境就能符合系统功率预算限制。”
InCyte Chip Estimator与Palladium Dynamic Power Analysis现已推出,将会在2008年9月9日当周于圣荷塞举办的CDNLive中展出。Palladium Dynamic Power Analysis产品被作为Palladium III系统的一个可选部分进行销售。
[ 本帖最后由 tmd007 于 2009-6-5 08:14 编辑 ] |
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