关于PLL设计问题？

guhunhb · 发表于 2009-1-3 21:24:39

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各位大虾好！小弟最近再设计PLL电路，但是一直都不知道怎么选择环路带宽，看了些资料，一般选择在比较频率的1/10到1/100，但是不能具体一点吗？而我用仿真软件得到的参数与资料给出的总是不一致，特别是噪声总是达不到要求，那么一点点，仿真出来是-117dB，（检相频率是8.4MHz，VCO输出是165.6--285.6MHz，分频比4，环路带宽600kHz，相位余量47度），运放选择理想特性都达不到要求，这个是怎么回事呢？我用的仿真软件是ADIsimPLL3.0，芯片有ADF4002（带电荷泵），压控芯片V240ME04，要求是杂散抑制-70dB，噪声-120dB，锁定时间是500us，我选择的是三阶无源滤波器，带OPA227放大器。有经验的大哥大姐们能否帮忙指点一下啊？谢谢！（附录上一个关于电荷泵锁相环环路滤波器参数计算的书，我觉得还不错，不过是英文的，呵呵，我找不到中文的）

PLL Performance,simulation,and Design.rar (4.19 MB, 下载次数: 117 )

[ 本帖最后由 guhunhb 于 2009-1-4 18:38 编辑 ]

wesley_wan · 发表于 2009-4-8 10:16:32

等待高手回复参考中,顶

mwf1225 · 发表于 2009-5-27 15:03:39

thank you very much!a

joooker · 发表于 2009-8-25 23:13:25

首先lz不应该来这问问题，大家都在这下东西
然后，我觉得你这个频综输出频率这么低，选8MHZ以上参考频率有点高，相应的噪声不低，
可以尝试改改

sspa · 发表于 2009-8-26 01:49:33

skylie · 发表于 2009-8-26 08:59:07

看看~~~~~~~~

zq537 · 发表于 2009-8-26 09:26:33

同意5楼，监相频率太多，带宽太大吧。

bingzhiwu · 发表于 2009-8-27 11:19:34

peterthegreatlu · 发表于 2009-8-27 13:22:11

fgggggggggggggggggggggggggg

James.wyc · 发表于 2015-12-29 15:54:36

求软件一份

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