关于IDD过大问题。

liuhuiming

设计电路中存在IDD（ON）电流偏大问题。电路正常工作时刻IDD电流为设计值为70uA，实测只有10%正常，其余为100-500uA。经测试，电路电流是功率管栅极GATE流到地的电流。
按照电路设计，功率管栅压是由电源到地的电阻分压所产生的。电路如下图所示：




GATE信号的变化状态如下：



如上图所示，GATE信号是电源-地电阻的分压，开始时刻为电源电压，随着时间推移选取更低的分压，当电路建立完成之后最终稳定在GND电位。GATE信号仅是电阻分压信号提供，没有其他信号源。
实际测试中，令VDD=5V。当电路建立完成之后，测试GATE点电压并不为0（理论上是0），而且并不统一有大有小。当VGATE=0.1V，IDD约为170uA；当VGATE=0.3V，IDD约为370uA。从GATE端串一个电流表到地，直接有几百uA电流流过，大小和VGATE大小有关。当VGATE=0.1V，IGATE约为100uA；当VGATE=0.3V，IGATE约为300uA。
如电路图，把A点两端断开，电路中IDD立刻正常恢复为70u，测量GATE电压为5V。此时，把GATE端接VDD，并没有任何电流变化；把GATE端接GND，直接有几百uA电流流过。
一般情况下，G和GATE电压是相同的。通过改变电路状态，当G=0V，GATE=5V时，IDD=70uA，参数正常；当G=5V，GATE=5V时，IDD（OFF）=0，参数正常。

经过以上测试结果，IDD过大的电流是从GATE端有电压所产生的，从电路分析没有可能产生；版图功率管部分也没有明显问题。请问各位高手有没有遇到过这样的问题，功率管栅上的电压是哪里引起的？
附上部分功率管版图，隐去了Metal2，整个区域都被Metal2覆盖。Metal1所在的那条线就是GATE，整个功率P管做在N阱中。个人认为是poly1与Active之间距离太小引起的，不知是否如此？如何解释功率管栅极上的电压？

图片在附件中。

liuhuiming

怎么没有人回答，最后的解决方案定为增大nwell之间的间距。

cn_dabby

学习了，谢谢！

tricia

三态传输门的控制端不是应该接到反相器的输入输出端吗？还是现在的连接方式有其他的解释？