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请教:bipolar版图中外延层短路

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发表于 2008-10-21 15:45:23 | 显示全部楼层 |阅读模式

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bipolar工艺,版图中只要一个器件比如NPN管的集电极(C)接到一个net上,因为集电极是从外延层(epi)引出来的,所以版图上所有器件的外延层都接到这一个net上了,请问这是什么原因呀?
刚刚开始学集成电路,在这个地方花了很多时间了还是不知该怎么做,请问版上有人做双极吗,能不能指导一下,谢谢!!!
发表于 2008-10-21 16:27:35 | 显示全部楼层
不太懂,net是什么,电路中的所有集电极都接到一个电位吗,请教
 楼主| 发表于 2008-10-21 17:15:24 | 显示全部楼层
外延层接到了同一个电位上
发表于 2008-10-21 18:46:36 | 显示全部楼层
bipolar 的器件通常都是隔离的,外延通常可以用阱及埋层隔开!!
所以,你说的这种情况除非是验证错了
 楼主| 发表于 2008-10-21 21:59:45 | 显示全部楼层
是啊,所有的器件都是在隔离岛里边的,奇怪的是任何一个器件的外延层连到一个电位上,其他所有器件的外延层就也连到那个电位上。从DLW上的层来看外延层(NPEI)和衬底(BULK)都是覆盖整个版图的,并且两层重叠!请问这是不是不正常呀?是编写的LVS文件有错误吗?LVS文件是提供工艺库的公司给的,我不太懂
发表于 2008-10-22 10:44:48 | 显示全部楼层


原帖由 april200080 于 2008-10-21 21:59 发表
是啊,所有的器件都是在隔离岛里边的,奇怪的是任何一个器件的外延层连到一个电位上,其他所有器件的外延层就也连到那个电位上。从DLW上的层来看外延层(NPEI)和衬底(BULK)都是覆盖整个版图的,并且两层重叠!请问 ...



既然有不同的隔离岛,那么怎么会有  “外延层(NPEI)和衬底(BULK)都是覆盖整个版图的,并且两层重叠” ,除非你所有的器件统统在同1隔离岛里面,感觉你描述的很乱,看不懂
 楼主| 发表于 2008-10-22 19:36:36 | 显示全部楼层
是有不同的隔离岛,但是隔离好像没起作用,EPI层都接到了同一电位上,我感觉这是因为衬底没有接地。
衬底接地的方法是在隔离上打孔,这样将衬底直接接出来,通过金属层连到地上。
不知这样给衬底接地行不行?
通过DLW(DRACULA  LAYER WINDOW)上显示的层来看bulk层和nepi层确实是重叠在一起的,都覆盖整个版图
发表于 2008-10-22 22:43:33 | 显示全部楼层

看看device结果就知道了

1. 器件应该位于隔离岛之内,每个岛是互相隔开的。
2. npn的collector就是所在的隔离岛。
综上两点,不同的npn的collector是不可能互相连接的。
 楼主| 发表于 2008-10-23 19:33:24 | 显示全部楼层
衬底接地的方法经过确认没有问题,但是隔离不起作用,epi确实是连到一个电位了。
生成的.erc文件里说:1VIOLATING TRAPEZOIDS ON LAYER BULK ARE  LISTED
是不是编写的lvs脚本文件有问题呀
发表于 2011-1-13 12:50:28 | 显示全部楼层
顶顶######
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