请问高人如何改善此Voltage regulator的load regulation??

zy130195

本电路为Ｐ管输入差分结构的折叠式共源共栅运放构成的电压调整器．OP的输出控制一(W/L)=1000u/2u的drift PMOS（M15)或者(W/L)=1000u/2u的PDMOS与电阻反馈网络一起构成此Voltage regulator.在M15的S端得到我们需要的稳定电压VCC.此电压为芯片内部的模拟部分供电．内部电路以500k的频率工作，且会对VCC拉2~3mA的电流毛刺，因此我们以图１中的PULSE电流源模拟此负载条件（Tr=Tf=5n,Tw=100n,f=500K,I=3mA).OP的Vin positive接bandgap提供的基准电压1.238V.从图２我们可以看到M15分别为Pdrift MOS和PDMOS的瞬态仿真波形．从图中我们看到Pdrift MOS的波形在电流源I10的跳变过程中，VCC会产生大而宽的毛刺（是否为＂过冲？＂）,其最大值甚至达到接近6V,而且在不同的温度和corner下它会去到更高的值，从而可能损坏电路中以VCC供电的某些5V MOS管．但如果我们将M15换成DMOS管，则VCC上的毛刺会减小很多（如图２中所示）．但由于工艺的限制，本设计不允许使用dmos而只能使用drift mos．于是对此OP在空载和3mA负载下分别做ac仿真，如图图3，图４所示．从图3，图４可以发现，它们在空载和重载（３mA）时的ac特性相差不大．那么是什么原因使它们的load regulation差别如此大呢？需要改善drift mos 输出管结构的哪些参数从而使其得到更好的load regulation性能呢？

　　　　　　　　　　　　　　　　　图１

　　　　　　　　　　　　　　　　图２


　　　　　　　　　　　　　　　　　　　　图３

　　　　　　　　　　　　　　　　图４

[ 本帖最后由 zy130195 于 2008-6-30 23:43 编辑 ]

zy130195

高人都哪去了啊？？？！！！！

newjie

据分析，你采用的片内LDO，dmos由于其漏端比普通mos多了耐压层，因而其漏端寄生的电容比普通mos大，建议在输出加个几十pf的电容试试

雨田

对于你的regulator，我提几点问题：
（1） 一般PMOS将S端接到circuit中的最高电位，而你为什么要接到VCC输出呢？有其他考虑吗？
（2） 当你在设计时，你考虑将regulator的domain pole and nondomain pole location在什么位置？这有可能要求采用什么样的compensation method (miller compensation or off-chip compensation)?
其他问题待我考虑好之后，再发上来。

zy130195

To newjie:
      在VCC加电容早就尝试过了，当时用的10p的电容，没有什么效果．你说用几十p的电容，也太大了吧？片内一般很少用这么大的电容来做补偿或者滤波吧？

To 雨田：
　　输出P drift MOS 的连接没有问题，它连接到电源的一端即是S端．另外该OP用的是内部miller补偿．此regulator的负载调整特性与主极点，非主基点的位置有直接关系吗？与补偿的方式有直接联系吗？

谢谢两位的回复和解答．

alanchang

呵呵，看了你的电路，我有2个问题想问LZ
1，一般PMOS的衬底会接最高电位，即VCC，我不知道你这里是接了什么电位。
2，我看lz的对OP进行的AC分析，OP的增益及相位裕度应该是符合要求了，但不知LZ有没有对整个LDO的增益及相位裕度做过AC仿真，因为如果整个LDO的相位裕度不够的话，LDO也会产生震荡的。(但从你的仿真结果来看，LDO应该没有震荡现象。这里的OP需要这么高的增益吗，难道要求LDO的输出很精确？）
其实像你仿真的那样，LDO输出电压出现波动的现象是正常的，毕竟负载电流变化很大，要避免这种情况，输出端加大电容是好办法，即使LDO输出端没有PAD输出，最好在芯片内部加个十几二十pf的电容也是需要的。

zy130195

To alanchang:
     谢谢你的关注．
1.此drift pmos为4端器件,S,D,B(n型Bulk)以及sub(p型衬底)，我们看到PMOS的左上方即为其bulk端，连到最高电位VCC,而sub端连接到全局变量vsubs,vsubs占一个pin,最后与GND bond到同一个PAD．所以此电路的连接上是没有问题的．
2.图2,3给出AC特性曲线是OP加上反馈网络和输出PMOS一起得到的整个regulator的特性曲线．当然，这种结构的regulator带大的脉冲负载时出现电压调整现象是正常的，但其过冲的幅度和宽度过大，所以希望将spike减小到1V左右．
　　另外，通过比较相同负载条件下分别以dmos和drift MOS为输出管的结构的ac特性，它们的ac特性很相似，但其负载调整能力相差很大，似乎负载调整能力与regulator的ac特性关系并不大，那么是哪些参数左右着其负载调整能力呢？还请有相关经验的高人指点！

newjie

实际上，这个不叫load regulation，而叫做load transient response，它和输出电容，闭环带宽，以及slew rate 密切相关。而根据你的波形所示，负载从最大突变到最小与从最小突变到最大时的overshoot与undershoot（不知是否这样叫？？？）相差太大，初步判断，是由于slew rate的限制造成的。此sr 与EA的负载电容以及EA的输出级有莫大的关系

guonanxiang

原帖由 newjie 于 2008-7-3 09:40 发表

                               
登录/注册后可看大图

实际上，这个不叫load regulation，而叫做load transient response，它和输出电容，闭环带宽，以及slew rate 密切相关。而根据你的波形所示，负载从最大突变到最小与从最小突变到最大时的overshoot与undershoot（不知 ...

没钱了，灌点水：应该有两个可能原因：一是EA的上下slew rate差异造成的，不清楚EA的内部结构，应该是向上的slew rate受偏置电流决定所以小于下拉的速率，当负载从3m->0时，功率管的gate上拉速率较慢，造成了很大的过冲；第二是当负载变到很小时，没有放电通路，所以造成电荷很难泻放，造成输出电压上冲,可以考虑减小反馈分压电阻值
我觉得可以从几个方面改善：1、加输出电容，当然片内受限制，改善有限；2、考虑降低增益提高EA的slew rate，看这个应用应该对环路增益要求不高，可以考虑把主极点做高、slew rate加大；3、增加电流反馈环，利用电流的快速反应改善regulator响应速度
当然说说容易，做起来难,主要还是没有off-chip电容造成的

[ 本帖最后由 guonanxiang 于 2008-7-3 16:49 编辑 ]

zy130195

To guonanxiang :
      谢谢你的意见，明天试试你的方法！