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[求助] pipeline_sar adc 设计求助

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aerhoon
发表于 3 小时前 | 显示全部楼层 |阅读模式
悬赏200资产未解决
想请问一下各位大佬，目前在设计一个5+8bit的pipeline sar adc，级间冗余是1bit，对于第一级SAR ADC的CDAC 采用的是split capacitor，当我挂上一个冗余电容时，enob可以达到12bit，而当我删掉这个冗余电容时，ENOB只有10bit，想请问一下这个是什么原因

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