SMIC40nm工艺 DRC TV2错误求助

lgx0803

大佬们，本人刚接触SMIC40nm工艺layout一段时间，在进行LC-tank VCO的版图绘制后的DRC验证出现了一些问题，本人尝试过后难以解决，来求助一下。

具体错误有两个：

1.TV2 enclosure by Mn is 0.01um.
TV2 enclosure by Mn at least two opposite sides is >= 0.05um.
Mn is the metal layer directly underneath TV2.

2.TV2 must be fully covered by M8 and TM2.

由于使用了电感，所以使用的金属层较多，本人将M8的drw和TM2的drw层均polt了一个金属板在TV2上，但是仍会存在报错。为了确认到底是哪里的问题，又新建了一个layout，画了一个TV2的方块，然后在上面铺上M8和TV2，仍会出现这两个错误，到底是为什么？如何解决呢？按理说我把M8和TM2金属铺了一层覆盖TV2就应该解决报错才对

fengrlove

你的drc rule file和你的pdk是对应的吗？看你的rule file是p1mx_1tm。rule file没问题的话，file里的metal option对吗？

lgx0803

   

fengrlove 发表于 2025-10-10 16:02
你的drc rule file和你的pdk是对应的吗？看你的rule file是p1mx_1tm。rule file没问题的话，file里的metal  ...

您好！我检查了一下DRC rule file应该是没问题的，只不过DRC run directory的路径是/home/work，所以图中rule file pathname路径是这样的，另外这个drc_应该是重新写入的文件？file里面的metal option我不太会看，因为还没做到top，暂时还不知道怎么设置metal option，惭愧。但是我在.drc文件里面搜索到了“Add metal option of 3 inter metals”

qw357

在drc文件中，修改或添加这条指令，“DRC Check Text ALL“，查看具体的drc规则是怎么写的，是否和手册一致。

lgx0803

换了一个更好的选型不报错了……不过MTT2和金属层打过孔的时候，若金属层过窄会导致同样的TV2报错

mazhlion

   

lgx0803 发表于 2025-10-20 21:17
换了一个更好的选型不报错了……不过MTT2和金属层打过孔的时候，若金属层过窄会导致同样的TV2报错 ...

如果有不报错的情况，那说明layer map和rule file的setting基本没有大问题。
这个TV2的error主要是因为金属层过窄引起来的，可能需要看一下rule file这段是怎么写的，然后看看问题所在