I/O GGNMOS ESD 什么情况需要加保护环？

IC_Spark

如题，本人对于多子以及少子保护环的应用经验较少，项目中有时候没有十足的把握去做保护环的推荐



常用的IO ESD结构是GGNMOS，由于IO pin 在实际应用中有可能存在甩负的风险，所以需要去好好考虑LU风险以及少子注入问题
我个人认为，如果GGNMOS本身是NBL结构且NBL接GND，那么本身这个NBL/DNW就是一个较好的少子保护环，但是我不确定是否足以应对上述提到的风险；之前项目中没有加额外的保护环，也没有出现什么问题
如果GGNMOS是直接做在psub上的，我认为是需要加guard ring的，最好的guard ring就是NBL/DNW结构，该结构相比于Ntap之类的保护环更深，可以做到有效的隔离。

之前有人跟我提到过，在实际应用中容易甩负的IO pin需要加guard ring，但是我认为所有的IO pin都会做LU测试，都会有甩负的情况啊，那不是所有的都需要加guard ring吗？
还有，对于IO pin GGNMOS这种ESD器件常用的guard ring做法是什么？经验尚浅，还请大佬告知一二


补充：目前我接触的都是BCD工艺，电压等级24~40V

iamtorres9

   

IC_Spark 发表于 2025-3-17 17:09
抱歉，很久没看帖子，我现在很多都是NBL接drain或者直接NBL接GND，都没问题。layout上能加guard ring最好 ...

谢谢回答，目前NBL接drain的方案我已经验证ok。正在等待NBL接GND的流片结果。

IC_Spark

   

iamtorres9 发表于 2024-12-16 11:11
请问这个问题有后续吗？楼主有没有流片验证的结果？我最近也在做差不多的项目，希望得到解答。 ...

抱歉，很久没看帖子，我现在很多都是NBL接drain或者直接NBL接GND，都没问题。layout上能加guard ring最好，一般我是加floating GR，作用也一般。不加也没出过问题

2h1

蹲蹲

iamtorres9

请问这个问题有后续吗？楼主有没有流片验证的结果？我最近也在做差不多的项目，希望得到解答。

catherine_xxp

   

IC_Spark 发表于 2024-7-9 16:21
肯定是接高电位最好，但是自带的NBL不敢接VDD嘛，外面再加NBL/DNW GR可以接VDD

你说的PNP没作用了是指哪 ...

楼主说的是这个意思，他不画图，不太好理解

xlteam2

GOT IT

ZAZZZA

带有NBL的GGNMOS一般带有三个环：Sub、ISO、Body，Sub和Body是P环接地，ISO是N环接高电位

IC_Spark

   

Huajia00 发表于 2024-8-7 17:30
当有NBL时，接地或者串个电阻接地，这样距离外围电路可以稍近一些，如果没有NBL，加guard ring (接地)，和 ...

谢谢，很好的解答！

IC_Spark

   

起风了071 发表于 2024-7-22 17:05
对于NBL的工艺，NBL要是和drain接在一起
考虑正常工作的时候，甩负的IO pin，会有被拉低与周围高电位P或N区 ...

这个寄生NPN我是担心，因为没有数据支持

寄生的NPN正反的trigger不同，是不是正反NPN的trigger voltage都远大于ESD的trigger？N+高，NBL低，这个NPN trigger应该是比较低的吧，但是肯定比ESD的trigger高
毕竟这个寄生NPN的base电阻相比于mos NPN的base电阻小；但是不知道trigger voltage会高多少，pad based架构的ESD，从PAD到VDD的trigger voltage在ESD mos Vt1的基础上还需要加一个二极管压降。