亚采样锁相环SSPLL中电荷泵电流大小取多少合适？

kjhe

理论上辅助锁频环路FLL中CP电流越大越好，但我仿真之后感觉Icp太大或太小锁定时间都会增加，请问如何确定Icp电流呢？

                               
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kjhe

   

zhangzhichaoA 发表于 2023-6-12 10:27
我基本上同意你的观点
对于第一点，我认为锁频结束时候的相位差是固定的，就是你的死区宽度，但是进入死 ...

感谢回复，您对锁频过程和锁相过程的解释很透彻。
但我觉得锁频结束时的相位差应该不是固定的，而是Δφ∈(0~dead zone)范围内。
FLL电流很小，进入死区时Δφ≈dead zone；FLL电流较大，进入死区时Δφ<dead zone(过冲)。

zhangzhichaoA

   

kjhe 发表于 2023-6-7 23:35
感谢解答，我同意您的观点，在合适的电路参数下，锁频时间

我基本上同意你的观点
对于第一点，我认为锁频结束时候的相位差是固定的，就是你的死区宽度，但是进入死区宽度时候的系统的频率不一定。一种可能是此时系统的频率在目标锁定频率附近，此时只要SSL单独作用即可锁定；一种可能是此时系统的频率距离目标频率较远，需要SSL先积累相位误差然后再打开FLL，频率接近目标频率后再关闭FLL（此时相位差为固定的死区宽度），然后在SSL单独作用下达到锁定。
然后第二点，你所说的DN信号后立即接一个UP信号，我感觉这个不太好实现，主要是你这个UP信号如何产生的问题，是通过什么逻辑产生的。

kjhe

   

zhangzhichaoA 发表于 2023-6-7 10:59
不好意思你的问题我目前无法回答，在传统的PLL中，CP电流越大，锁定时间是越快的。
但是在SSPLL中，在我 ...

感谢解答，我同意您的观点，在合适的电路参数下，锁频时间<<锁相时间。
下面是我个人对FLL电流大小对锁定时间影响的思考，不知道对不对：
1. FLL电流过小，导致锁频时间变长，锁频结束时相位差也变大，使锁相时间时间也变长；

2. FLL电流过大，导致系统反复进出死区：FLL中PFD的DN信号有效时间内，控制电压VC下降幅度过大，输出频率上升过快，使分频信号DIV在短时间内由滞后到超前输入时钟一个死区宽度，即DN信号过后立即接一个UP信号。

kjhe

   

zhangzhichaoA 发表于 2023-6-5 17:32
个人感觉FLL中的CP电流可以选取得随意些，毕竟工作后FLL得PFDCP是进入死区得，楼主完全可以把CP做成可编程 ...

多谢大佬指点，上一篇帖子您发的那篇ISSCC里面关于提高FLL环路稳定性的方案，我感觉学到了很多，目前正在仿真验证。

我现在的困惑就是FLL中电流取在240uA~400uA范围内时，对应的稳定时间在3us~20us之间无规律变化，但抖动没有太大变化，我怀疑是FLL环路稳定性的问题，但分析不出来原理。
请问稳定时间20us在工程上是可接受的吗？因为看别人做的SSPLL稳定时间都是几us左右，怀疑自己是不是哪里没分析到位。

zhangzhichaoA

个人感觉FLL中的CP电流可以选取得随意些，毕竟工作后FLL得PFDCP是进入死区得，楼主完全可以把CP做成可编程的

zhangzhichaoA

   

kjhe 发表于 2023-6-5 19:17
多谢大佬指点，上一篇帖子您发的那篇ISSCC里面关于提高FLL环路稳定性的方案，我感觉学到了很多，目前正在 ...

不好意思你的问题我目前无法回答，在传统的PLL中，CP电流越大，锁定时间是越快的。
但是在SSPLL中，在我的直观理解中，锁定时间很大程度上是由SSPD的鉴相过程决定的。在一个SSPLL中，你FLL中的CP电流越大，在FLL的作用下，系统能以更快的速度进行响应，即过冲越大，当在某一时刻，FLL有可能进入死区（此时系统还未到达目标频率附近），此时只能在SSL的单独作用下经过一段时间积累相位误差来冲破死区以使得FLL能够重新进行工作，当系统到达目标频率附近且小于死区时，此时FLL再一次关闭，在SSL的单独作用下系统达到锁定状态。