Layout中ESD，SAB层次覆盖住I/O的驱动级MOS是否降低其驱动强度？

宴雨淋淅

       在设计Standard I/O时，为增强ESD特性而添加SAB(Salicide block)及ESD(ESD implant)层，在具体Layout设计中，若将SAB层覆盖住NMOS驱动管栅级（如Layout2），是否会大幅降低其驱动强度？


PS: Schematic为简易driver IO示意图，图中PMOS/NMOS为大尺寸驱动管。
      图1中layout是比较常见的画法仅覆盖MOS管drain端,增加drain端电阻，改善ESD特性;
      图2layout，与图1相比，SAB层除覆盖drain端外，同时覆盖gate, source端，且两图均满足DRC，LVS.

    （本人设计的驱动I/O前后仿真正常，  layout如图2;  现测试结果显示输出波形上升时间与仿真一致，而下降时间很长，与仿真值相差近10倍，测试频率为10MHz，现怀疑是以上所述问题，还请大家指点）

bohaiyujialing

添加SAB or RPO后post-sim无法仿真出管子本征参数的shift，是导致该问题的根因，敏感管子加SAB or RPO得谨慎。

Yury_Sun

   

宴雨淋淅 发表于 2017-12-28 17:55
回复 9# chenqiao1122

很好的帖子，不知楼主现在想明白没？

刘先资

   

宴雨淋淅 发表于 2017-12-28 17:55
回复 9# chenqiao1122

SALICIDE这一层一般用在高值电阻与ESD器件上，即多晶硅块区域没有覆盖在上面，添加了SAB层的器件的区域电阻值就会抬高，可以看成是一个薄的高值注入层，为增大单位面积POLY电阻阻值和ESD的耐压等特性作出了贡献，但是如果加在了驱动管子的上面会对管子的VTH有影响，因为加大了BODY电阻，仿真响应时间也会延长。

lynker

N管漏级注入SAB，那么就相当于注入SAB的区域称变成了rnplus_sab，根据方阻可以计算出这一区域的阻值。栅注入SAB和P管源漏注入SAB同理。

powerboy711

我想是因为，MOS管整体做了SAB,那么相当于S,D,G都串入了一个电阻。

king0798

顶下楼主先，有没有高手知道答案的

宴雨淋淅

回复 9# chenqiao1122


   感谢答复，项目中也是因为NMOS的驱动太弱（约1/10），检查版图中才发现在Gate上增加SAB层。
   如答主所言，很可能是NMOS管特性发生改变，但不知到如何从原理上进行分析，如何影响VTH，至今仍未想明白，若能指点，不胜感激。

chenqiao1122

做项目出现过这种，SAB/RPO加在poly上会增大NMOS的VTH，从而导致NMOS管驱动能力下降的结果。

宴雨淋淅

回复 4# ralphtwtw

请问能否简要讲述其中机理：
如果仅仅考虑source端的SAB电阻，其电阻值只有10欧姆左右，不至于对驱动强度有10倍于仿真的区别。
是否是gate端被全部覆盖SAB层而导致的呢？那么其中的机理是什么？
谢谢！