tsmc中nmos2v和nmos3v的区别

HEXIAO · 发表于 2013-7-16 16:13:17

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在cadence中选用mos管的时候选择nmos2v和nmos3v有什么差异吗？

ZHZIC · 发表于 2020-8-21 21:56:14

3.3V的氧化层厚度应该会更高一点

smith123456 · 发表于 2016-1-11 14:40:38

3.3V的和5.5V的工艺参数不一样！

Djiango · 发表于 2013-7-19 22:17:16

请问3.3V的mos管和1.8V的mos管最高耐压多少？一个是电源电压，一个是栅电压。

zhang0201 · 发表于 2013-7-18 09:37:32

3.3V的nmos管用5V电压可能会出现仿真结果与实际测试结果出现很大的误差，而且击穿电压只有3.9V比较危险

peterlin2010 · 发表于 2013-7-18 09:25:03

spice model 只是某些特定下做

3.3v ..當然代工場會拿 3.3v  實測去FITTING
spice model ..

以前做過高壓 0.5um 40v  ..
你知道嗎
40v .  vgs ~ 40v  dual gate .
但是 real mos 量到是  40v ok ..
20~30 v  有SHIFT 一些

代工廠說他們一般是 fiiting 某些電壓
不可能 vgs = 1v .. 1v step scan ..
所以真的有差.

Ids current w=20um  ..你畫 100um  出來也是變差
  也是 model 不準.

HEXIAO · 发表于 2013-7-18 09:15:37

回复 9# esbwong

哦谢谢哈 5v仿真和仿真给出的数据计算是有一定的差距。3.3v计算和仿真相差不大。

esbwong · 发表于 2013-7-17 19:58:37

回复 5# HEXIAO

超出1.8v和3.3v約10%仿真沒問題

超出20%以上 spice models 不正確

esbwong · 发表于 2013-7-17 19:53:27

回复 6# snake6269

1 比建议电源电压高或者低有什么影响（如1.8,3.3） => 电源电压高損壞晶體管; 电源电压低沒有
voltage headroom
2 为什么会有这个建议的电源电压？或者说是代工厂的目的是什么？ => 避免电压高損壞

snake6269 · 发表于 2013-7-17 16:06:58

等高手！

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