A/D采集如何拼接

wusinianjian · 发表于 2012-5-5 23:46:39

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各位大侠，小弟有一事不明还请各位多多指教。现有一路300MHz的信号，我想用A/D去采，希望fs是1.2G，可是达不到，别人告诉我可以用4个300M的A/D去拼。实在想不通怎么拼，能说说原理吗？

fuyibin · 发表于 2012-5-14 01:19:19

回复 10# wusinianjian

首先需要产生4相位的300M时钟，等效成1.2G的采样频率
然后去找300M的adc芯片，ADI/MAXIM/TI/LT都有类似的产品，到也许回禁止出口到中国吧，而且都挺贵的。
接着，说说这四个通道的要求
第一，full scale要一样，也就是满量程要相同，不然相同信号从不同通道里出来的值不一样，但你能保证每个adc的满量程都一模一样？对于10bit误差最多也就1，2mV，所以可能需要通道之间的校正。
第二，对多相位时钟的skew和jitter要求都很高，四个相位不等间距，就会引入误差，这个误差也许是固定的，由你所选的器件，电路结构，pcb走线等因素决定，也能通过校正处理。
第三，就是时钟抖动，你需要仔细计算这个系统对时钟的要求，对于1.2G采样，输入信号最高600M，如果是10bit精度，那么时钟jitter要小于260fs，貌似要求有点高，哈哈。
最后，高速信号需要考虑阻抗匹配，如果各个通道看到信号由于不同的反射而各不相同，那也会影响性能。
不过什么应用要这么高的采样频率啊，莫非是雷达，我也见到过几个，也就5，6百M

wusinianjian · 发表于 2012-5-13 21:43:38

回复 9# fuyibin
能麻烦你细说下原理吗，谢谢了

fuyibin · 发表于 2012-5-10 09:10:42

各位大侠，小弟有一事不明还请各位多多指教。现有一路300MHz的信号，我想用A/D去采，希望fs是1.2G，可是达不 ...
wusinianjian 发表于 2012-5-5 23:46

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其实这个说起来容易，实现起来就困难了
4个通道的匹配，clk skew和clk jitter都有很到的要求
一般都需要做digital calibration的

wusinianjian · 发表于 2012-5-7 13:39:10

回复 7# hjf2002_hk

谢谢。

hjf2002_hk · 发表于 2012-5-7 09:02:42

看看TI或者ADI的高速ADC的demo板资料应该会多一些了解的。

wusinianjian · 发表于 2012-5-6 19:04:00

回复 2# haomeiya

我就是不知道哪方面的书有说这个具体的方法的

wusinianjian · 发表于 2012-5-6 19:02:24

回复 4# hjf2002_hk

那我FPGA工作的时钟岂不是要到1.2G了？FPGA系统时钟只能到300M。麻烦你细说下。。。。。。。。

hjf2002_hk · 发表于 2012-5-6 09:45:36

产生4路90度相位差的300M ADC时钟，同步4路采样。

pusher_yxg · 发表于 2012-5-6 07:36:02

拼接的技术难度是相当大的，当然如果不考虑有效位数，还是可以拼接的。其实1.2G的ADC国半也是有的...

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