pll的失锁

kool · 发表于 2009-4-9 10:53:26

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对于CPPLL，除了相位裕度，，还有没有其他因素会使PLL失锁（输出频率在VCO的调谐范围之内）？

liuliu7812 · 发表于 2018-8-12 19:59:36

先一点点分解问题：
1）写个脚本，能够实时分析prescaler的分频数，看分频数是否正常
2）VCO的工作频率、输出幅度占空比等是否正常；
3）如果分频数过高，还有可能是仿真精度不够导致
4）看PFD和CP的功能是否有问题
5）是否有漏电，特别是控制电压上
6）debug时，可以先开环仿真，看每个模块的功能
7）如果是siga-delta的pll，分频数是动态的，分频器的架构设计是否能够cover动态分频数范围，也要看一下
8）VCO或者其他电路DC点是否稳定。。。

pdauser1002 · 发表于 2018-8-12 04:41:49

Divider 可能导致事锁的一个原因是因为PLL在Lock的过程中频率可能Overshoot。如果divider的速度不够，Phase Detector 可能得到错误的信息。

athena_xin · 发表于 2018-8-11 17:00:25

目前仿真出来主要是输入时钟频率导致失锁。但是输入频率范围是由哪些因素决定的呢？

glogic2k · 发表于 2010-1-22 02:19:26

这是一个很好的讨论题目,怎么没有人继续讨论.

suzon · 发表于 2010-1-21 23:45:28

是不是和开环传递函数有关？也就是说PLL不够稳定

kool · 发表于 2009-11-18 15:07:32

5# mmic1978

一般divider需要关注的是工作频率范围，输入幅度，功能。还有那些需要注意的呢？

sanyuan0902 · 发表于 2009-11-18 14:13:08

学习了

模头 · 发表于 2009-11-18 13:49:19

收藏，学习学习

mmic1978 · 发表于 2009-11-18 11:05:00

感觉divider一块容易不用心，反而会出问题

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