PMOS-LDO上电过冲

孤独的自由 · 发表于 2020-11-13 09:22:34

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目前在做一个PMOS负载管的LDO ，仿真发现在快速上电的时候，输出电压会有很大的过冲，看了一些资料是需要软启动，让VREF电压缓慢建立，但是目前仿真发现是电源10us上电，VREF100us建立，输出电压还是有过冲，分析是PMOS管栅压由低到高跟随电源变化，想请教一下论坛的大神，这种情况应该怎么做呢？而且让VREF缓慢建立不会拉慢建立时间吗？如有赐教，不胜感激

andy2000a · 发表于 2020-11-13 10:37:09

Pmos size 大 cgs couple 产生的吗?

maybe try 一开始别全开 pmos..

孤独的自由 · 发表于 2020-11-13 12:10:06

andy2000a 发表于 2020-11-13 10:37
Pmos size 大 cgs couple 产生的吗?
maybe try 一开始别全开 pmos..

你好，感谢回复。目前看到的现象是 LDO采用的是密勒补偿的方式，电容一端在PMOS管的栅极，一端在漏极也就是输出，上电的时候电容两端电压会变化，导致电容上有电流流过，使得PMOS的栅压抬得不足够高，输出就会有过冲了，，尝试减少补偿电容会改善，但是稳定性就不能保证了。请教一下，你有什么想法吗？谢谢。环路增益再做大一些？

andy2000a · 发表于 2020-11-13 16:57:12

孤独的自由发表于 2020-11-13 12:10
你好，感谢回复。目前看到的现象是 LDO采用的是密勒补偿的方式，电容一端在PMOS管的栅极，一端在漏极也就 ...

maybe ..

会 overshoot 那只能让 ldopmos 更快反应.

或 vcc 瞬间up 时 ldo别全开 , 慢慢慢慢打开降低过冲 , 一般 dc-dc有 softstart 也慢慢开.

chenximing · 发表于 2020-11-15 21:26:26

你得LDO得静态电流得多小啊！VREF 100uS,VDD 10uS,都有很大过冲。请问，你这个LDO过冲多大？输出电容多大？最大负载多大？

夜冷了 · 发表于 2020-11-15 23:16:46

这应该是一个初始态问题。你看看miller cap disable 电压接的有木有问题。

503860720 · 发表于 2021-12-24 09:29:52

503860720 · 发表于 2021-12-24 09:43:28

503860720 · 发表于 2022-1-2 15:12:56

koudoushini · 发表于 2022-9-6 15:03:51

想知道在负载切换的时候overshoot和undershoot会影响下一部分电路的哪些功能？

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