Veriloga求助

模拟工程师zjl

如图所示，是一个很简单的一个分频器功能的veriloga代码，在tran仿真下可正常仿真出结果。但在pss仿真环境下，则老是报错。不知各位大佬有没有遇见过，有没有什么解决办法！谢谢

模拟工程师zjl

求助 别沉

安东特

verilog-a存在时钟时pss不支持

luminedinburgh

PSS要求对所有线有连续的模拟驱动，不能以离散的方式（时刻/事件）的方式去驱动。因为PSS要在连续信号上找到周期。可以用VERILOGA，需要以连续方式实现时钟，且需要定义tolerance才能更好定义出时钟跳变时刻的精度。

模拟工程师zjl

luminedinburgh 发表于 2024-11-28 08:44
PSS要求对所有线有连续的模拟驱动，不能以离散的方式（时刻/事件）的方式去驱动。因为PSS要在连续信号上找 ...

这样啊  谢谢大佬  那我那种写分频器的思路就不太合理  大佬能不能点播一下有没有什么好的思路做分频器

luminedinburgh

模拟工程师zjl 发表于 2024-11-28 09:25
这样啊  谢谢大佬  那我那种写分频器的思路就不太合理  大佬能不能点播一下有没有什么好的思路做分频器

...

不知道你的应用是什么，如果只是产生激励，用vpwl/vpulse做就行；
如果非要分频，拿实际电路的D触发器，最快的方法；
如果非要veriliga实现，得写成 if(V(in)>0.5) V(out)<+1之类的形式，且得使用Simulator的控制函数，定义比较时刻的精度，电压/时间精度，需要查手册，虽然麻烦，但是能给到你的信心就是之前成功实现过。

模拟工程师zjl

luminedinburgh 发表于 2024-11-28 11:15
不知道你的应用是什么，如果只是产生激励，用vpwl/vpulse做就行；
如果非要分频，拿实际电路的D触发器， ...

喔喔 好的 非常感谢！我尝试一下，我是打算用veriloga写一个分频器替换PLL里面的分频器，然后做PSS仿真的