想问下像这种mem，delay很大情况下setup应该怎么修？

八云紫

问下大佬们，像这样这个模块的delay有6.793，它是工厂的ram，它是本身就有这个大的延迟吗？这种setup vio应该怎么修？它的线延迟很小，slew也不大0.034.

ywwuyifan

你可以考虑让这个mem的clk早点敲起来，但是要去看一下reg2mem的path有没有这个余量让你早敲clk
选用delay超出phase shift的mem个人拙见有点不合理，合成的时候就应该看得到问题

八云紫

ywwuyifan 发表于 2024-11-13 11:20
你可以考虑让这个mem的clk早点敲起来，但是要去看一下reg2mem的path有没有这个余量让你早敲clk
选用delay超 ...

好的谢谢，slack vio很大mem 的ck早点应该不太行。

这个6.739是加了1.4的derate才这么大的，不知道在wc-cmax这个delay corner下，还需不需要加derate，
网上说wc-cmax的delay已经是最大的了，可以不用在这个delay corner下加derate。

hxy2018

这个应该算memory的latency比较大，设置下multi cycle path试下

ywwuyifan

八云紫 发表于 2024-11-13 12:24
好的谢谢，slack vio很大mem 的ck早点应该不太行。

这个6.739是加了1.4的derate才这么大的，不知道在wc- ...

你要按照foundry signoff guideline来加derate，1.4是有点大

而且setup corner应该把capture clock变快不是动data path

疯子凯凯凯

hxy2018 发表于 2024-11-13 13:41
这个应该算memory的latency比较大，设置下multi cycle path试下

multicycle path不是想设就设置的

Tang00

生成mem 就应该能看到delay 了， 要按照时钟频率选择合适的mem

八云紫

Tang00 发表于 2024-11-13 15:21
生成mem 就应该能看到delay 了， 要按照时钟频率选择合适的mem

好的谢谢

八云紫

hxy2018 发表于 2024-11-13 13:41
这个应该算memory的latency比较大，设置下multi cycle path试下

好的谢谢

八云紫

ywwuyifan 发表于 2024-11-13 13:48
你要按照foundry signoff guideline来加derate，1.4是有点大

而且setup corner应该把capture clock变快 ...

好的谢谢，这个是前端设的，他想严格一点。