VCS仿真Vivado FIFO IP的问题

Chaos7z

仿真环境：
    OS:        WSL2 Rocky Linux8
    gcc:        9.2.0
    vivado:   2025.1
    vcs:        2024.09.sp1
问题描述：
    我生成了一个native接口的异步FIFO(Independent Clocks Block RAM)，同步周期为2，读写复位独立（复位时间1000ns，读写时钟分别为200M、100M）。仿真时发现写FIFO后过了很多个周期才变成非空，并且读了一次之后dout变x（读使能为~empty）。
    注：使用gcc9.2.0编译vivado ip库（systemc模式和no_systemc_compile模式都试过）。

   波形截图、tb、IP、fsdb见附件。

Chaos7z

这个问题之前在vcs 2018 vivado2021.2联调时碰到过，用no_systemc_compile编译ip库后解决了，但是新版本还是不行，各位碰到过这种情况或者有解决方案吗？

hanyuxin

这个fifo是buildin FIFO吗

Chaos7z

   

hanyuxin 发表于 2025-9-4 15:22
这个fifo是buildin FIFO吗

是的，fifo generator生成的Block RAM FIFO