SMIC40nm_IO版图加上SAB,LVS过不了；去除SAB,LVS没有问题。

bubushenghua

请问是什么原因？

TCKG

你的SAB怎么加的？

bubushenghua

TCKG 发表于 2025-4-23 15:08
你的SAB怎么加的？

您请看

TCKG

你没按照Design manual 里的画吗，这样应该DRC都过不了吧，
你改成finger=2，D在中间，S在两边，SAB在D中的过孔处挖个洞试试，看DM文档画

bubushenghua

谢大佬指点。确实是有DRC问题。当时就不清楚咋咋去解SAB与cont之间距离为0.18的错误。就没解。知道看到您的指点。drain的cont不加SAB。还有一个错误。SAB extension HVGT 0.33。版图上拉开了距离。还是报错。

TCKG

SAB与HVGT需要重叠0.33,左右两边都需要

bubushenghua

TCKG 发表于 2025-4-23 22:42
SAB与HVGT需要重叠0.33,左右两边都需要

谢谢前辈回复。
已经确认5V I/O ESD protection devices ，需要加的layer:ESDIO2
1.因为加ESDIO2的话，run DRC时，一些5V I/O ESD protection devices 特有的ESD design rule能够筛出来；
如果加ESDIO1的话，5V I/O ESD protection devices 特有的ESD design rule 筛不出来。所以由ESDIO1换成ESDIO2。
2.但是，现在遇到的问题是。由于工艺厂给的IO 版图都是3.3V的器件，加的是ESDIO1。LVS能识别出来3.3V的器件。
我现在需要将3.3V的器件换成5V的器件。版图中已经换成5V的器件。但是LVS run fail.出现：Nothing in layout.
原因我也找到了。是因为版图中没有用到ESDIO1.现在出现矛盾了。
如果我加ESDIO1，不加ESDIO2,DRC 有问题(因为毕竟ESDIO2是5V I/O ESD protection decvices特有的)；
LVS能识别，但是LVS还是有错误。错误信息就是我之前发的两张图片。
3.请问：这种情况下，怎么处理？您遇到过这种情况吗？期待您的解答。

bubushenghua

bubushenghua 发表于 2025-4-24 10:38
谢谢前辈回复。
已经确认5V I/O ESD protection devices ，需要加的layer:ESDIO2+ESDHV+ESD1.
1.因为加ES ...

ESDIO1     133    0       DRC mark layer for XXXX  I/O ESD protection devices and  circuits identification .This layer  should cover XXXX  IO   ESD transistors.
ESDHV      133    1       DRC  dummy  layer for  hign   voltage tolerate stacked  NMOS.
ESDIO2     133    3       DRC  mark  layer   for  I/O   ESD   protection devices   and   circuits   identification.This  layer  should  cover  ESD   transittors  and  their N  and  P                                        guard  rings,but non-ESD  transistors inside the same   guard   ring  should be excluded,otherwise   all   the   devices   and  circuits  inside   ESDIO2                                      will be   regarded as   ESD  transistors and  may   induce false  DRC  alarm.

bubushenghua

bubushenghua 发表于 2025-4-24 10:38
谢谢前辈回复。
已经确认5V I/O ESD protection devices ，需要加的layer:ESDIO2
1.因为加ESDIO2的话，run ...

没仔细看器件真值表。

zgjj

改LVS rule