LVS Incorrect nets問題

yuenlee

各位前辈们好，目前在做LVS的阶段，在Incorrect Nets里面发现，
有很多是LAYOUT有的Nets但SOURCE却没有，
后来去看很多都跟STD CELL有关，想请问是我在ICC2的write_verilog有什么参数没有加吗，
还是有可能是什么地方没有注意到，因为是第一次做LVS，有很多不懂的地方，
还请各位前辈们批评与指教，谢谢


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INITIAL NUMBERS OF OBJECTS
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  Layout    Source         Component Type

    ------    ------         --------------
Ports:             65        67    *
Nets:           13457     13458    *
Instances:        298       298         M (4 pins)
                12928     12928         MN (4 pins)
                12779     12780    *    MP (4 pins)
                186       186         R (3 pins)
                227       224    *    D (2 pins)
* = Number of objects in layout different from number in source.

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           INCORRECT NETS
DISC#  LAYOUT NAME         SOURCE NAME
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419    Net X27/X12979/6          ** no similar net

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420    Net X27/X12979/14         ** no similar net **


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421    Net X27/X12979/7             ** no similar net **


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骁可

你检查一下你的版图是否有电路同一根线你没连上，同名的多个label打完，LVS的option设置是否connect by name

yuenlee

骁可 发表于 2025-3-14 14:45
你检查一下你的版图是否有电路同一根线你没连上，同名的多个label打完，LVS的option设置是否connect by nam ...

我同名的多个label有在名称后面加:
这样还有需要在LVS的option设置是否connect by name吗

骁可

yuenlee 发表于 2025-3-14 15:26
我同名的多个label有在名称后面加:
这样还有需要在LVS的option设置是否connect by name吗
...

这个我没试过诶