为什么PR后的时序会好于DC后？

LQY2000 · 发表于 7 天前

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最近在做一个数字模块后端。这个模块有不少异步信号。

DC的时序是过了的，DC网表仿真异步信号都用vcs config已经waive掉了。但是仿真时候会报同步信号的set问题。但是看了下波形，报问题的时刻是不在工作的时候（比如一个计数器是在被复位在0的期间报了setup问题），实际上波形在报问题的时刻当时没产生X态，但是后面过了一段时间又出现了X态。
我没管这个问题，继续做完了PR，但是做完PR之后时序没任何问题，vcs waive都是DC后复制过来的，但是仿真没有任何X态。

所以我的问题是，PR后的setup可能比DC后更好吗？原因是什么？

harry_hust · 发表于 6 天前

DC 和 PR 后的 sdf 不一样了吧，延迟变化了

hxy2018 · 发表于 6 天前

DC的时候delay都是估的，不是真实的。PR布完线后是相对真实的sdf，PR时会尽量满足时序约束去布局布线，这个时候如果有时序为例肯定要修的

2596784844 · 发表于 6 天前

dc的线延时都是用wire load model估计的，想接近真实可以用dc topo模式吃floorplan和物理信息，但也只是接近

gmei1981 · 发表于 6 天前

dc和pr完全不是一回事，1. vcs跑dc网表没有sdf和pr网表有sdf。2.pr之后有时钟树，dc的没有。3.setup和你仿真又不是一回事。回到你跑仿真这件事情上来，什么情况都有可能发生，因为它两就不是一回事，需要找原因就得pt报出timing来。正常来说以PR为准，DC只跑前仿真

jinfeier · 发表于 6 天前

楼主，异步信号如何用vcs config去waive掉呢？

jinfeier · 发表于 6 天前

异步信号如何用VCS config去waive呢？

LQY2000 · 发表于 5 天前

hxy2018 发表于 2024-12-19 14:42
DC的时候delay都是估的，不是真实的。PR布完线后是相对真实的sdf，PR时会尽量满足时序约束去布局布线，这个 ...

所以意思就是说，我PR后网表带sdf仿真过了就行了，就不用管DC后网表带sdf仿真是不是对的？

LQY2000 · 发表于 5 天前

jinfeier 发表于 2024-12-19 17:56
楼主，异步信号如何用vcs config去waive掉呢？

首先改下vcs命令 “vcs +optconfigfile+xxx.txt”

在这个xxx.txt文件里写 “instance {aaa} {noTiming}”，器件名aaa就是网表里面输入异步信号输出同步信号的寄存器

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