systemverilog designcomplier typedef导致器件名称错误

likaige · 发表于 2024-12-1 17:27:30

想问一下啊，systemverilog用designcomplier综合，使用analyze和elaborate之后发现出现了好多typedef好像没有识别的问题

比如出现了这种名称
vinsn_issue_q_reg[scalar_op][63]
vinsn_queue_q_reg[vinsn][2][vm]
大家又遇到过么

夏尔 · 发表于 2024-12-2 08:48:08

综合的时候就是会出现工具自己命名的一些wire

likaige · 发表于 2024-12-2 20:30:37

夏尔发表于 2024-12-2 08:48
综合的时候就是会出现工具自己命名的一些wire

主要是systemverilog之中有些typedef内部命名也整上去了

比如queue内部存在【1：0】id，【8：0】data，结果他的命名方式是queue【id】【0】，queue【id】【1】，queue【data】【0】 …… queue【data】【7】
所以有些rtl的saif文件标注不上

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