BJT版图在LVS检查时报ERC错误，求助！！

cxsllllll · 发表于昨天 14:14

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在绘制bjt的版图后，进行LVS检查时，提示有ERC错误，打开高亮显示，定位到左下角的bjt上，但是不理解这是什么错误，求前辈解答微信图片_20241126141400.png

Quinn714 · 发表于昨天 15:03

找这个模块的电路设计确定下这个电位是否这么接，已经提示你的基集接到地电位了，应该是基集，我没看错的话

GoingtoStudy · 发表于昨天 15:18

PNP的NW因为没接上高电位会报这个来着，是可以忽略的错误

有些懒的二虎 · 发表于昨天 15:19

报的意思是N阱电位接到地了，但是PNP 的 B、C接地这个你可以忽略掉

cxsllllll · 发表于昨天 15:20

Quinn714 发表于 2024-11-26 15:03
找这个模块的电路设计确定下这个电位是否这么接，已经提示你的基集接到地电位了，应该是基集，我没看错的话 ...

谢谢，我看了一下基极与集电极在原理图中是全部接到GND上，不是连线错误

cxsllllll · 发表于昨天 15:22

有些懒的二虎发表于 2024-11-26 15:19
报的意思是N阱电位接到地了，但是PNP 的 B、C接地这个你可以忽略掉

谢谢，明白啦，在原理图中确实是B与C均接GND，谢谢

cxsllllll · 发表于昨天 15:23

GoingtoStudy 发表于 2024-11-26 15:18
PNP的NW因为没接上高电位会报这个来着，是可以忽略的错误

谢谢，明白啦，谢谢

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